参赛对象
本科为主，鼓励跨校组队
作品可写进简历；优秀队常见于保研材料与企业实习
具体报名与决赛时间以 2026 官方通知为准；下列节点为往届节奏整理。
01上场
这场怎么打
对象、赛历、这周别空转。报名仍以官网为准。
第一步
这场适合谁、拿什么打
先对齐对象与硬件，再谈选题和分工。
组队建议
通常 3 人左右
板卡 / 平台
- AMD / Xilinx 高校板
- 国产 FPGA 赛道（若当年开设）
第二步
赛季节奏与时间轴
优先盯住「当前节点」，其余按顺序推进。
当前节点
章程发布
赛季进度
0%
- 待办章程发布
- 待办报名截止
- 待办作品提交 / 赛区评审
- 待办决赛答辩
第三步
这周别空转
- 盯当前窗口
- 角色写进队约
- 演示要有预案
本周动作
先完成能落地的一件事
分工
角色先写死
RTL
通路、时序、约束。别三人同时改顶层。
板级
电源、时钟、外设。第一周跑通一条能演示的链路。
答辩
说明书按评分表、演示录像、控时。别等最后三天。
避坑
常见翻车
答辩当天接口挂了
提前备 3 分钟无声录像，现场只当加分。
说明书写成感想
目录对齐评分表：指标、对比、贡献、复现。
只仿真不上板
最小闭环先点亮，再堆算法。
例程没跑就重写 BSP
官方工程能跑再动架构。
报名入口看错
组队人数、提交格式以通知 PDF 为准。
报名、提交、答辩规则以 官网 为准，这里只帮你少走空转。
02组队
本场的人
插队旗、打招呼，找齐本场的队友。
组队
本场组队
本场口径 通常 3 人左右
- 写清缺谁
- 进队需队长同意
- 报名走赛务网
籍籍无名
招人深耕 FPGA，寻 Verilog 能手共战竞赛
我们现有硬件、算法方向队员，手里备有 FPGA 开发板卡。每周可稳定投入 15‑20 小时备赛，能够配合调试、文档撰写、方案论证。目前缺少熟练 Verilog 编码，可做模块开发与仿真调试的队友。希望你掌握基础 Verilog 语法，有模块编写经验，愿意一起打磨竞赛项目，共同冲击赛事奖项。欢迎态度踏实、愿意沟通协作的同学加入。
二- +
- +
队长 二牛学FPGA
03动态
本场动态与经验
官方口径和学长学姐怎么打，分开放。
正在拉取本场动态与经验…
04备赛
清单 · 资料 · 选题
勾进度、对课程板卡、抄可上板的方向。
清单
阶段清单
勾选保存在本机。登录后会同步到账号，换设备还能接着勾。
0/16 · 0%
组队
0/4选题
0/4工程
0/4材料与答辩
0/4资料
资料柜
- 当年竞赛章程 / 通知规程 · 2026 · 以学会或赛务官网 PDF 为准
- 往届公开赛题方向（自学对照）赛题 · 2025 · 用于选题训练，不能替代当年赛题
选题
本赛道可以抄的方向
2025 · 图像处理
摄像头采集—预处理—显示最小闭环
先跑通 Sensor → FPGA → HDMI/LCD，再叠加二值化或简单检测。适合创新大赛第一周。
RTL · 板级 · 稳定 30fps 预览
2025 · 通信与高速接口
千兆 UDP 图像/状态上报
RGMII + UDP 固定包格式，上位机只做显示。答辩可讲吞吐与丢包。
RTL · 软件 · 可统计吞吐
2024 · 通用
答辩降级方案：录像 + 关键波形
现场 HDMI 失败时的预案。很多队伍没有第二套演示而丢分。
答辩 · 3 分钟仍能讲完指标
交流
本场搭子
第一句你来
写清缺什么、在哪个城市、这周能不能上板，别人才接得住。