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Quick Start：从零到跑通一个时序分析示例

本指南面向FPGA面试准备，聚焦时序分析与代码风格这两个高频考点。以下步骤将带您快速搭建一个可运行的时序分析环境，并验证关键概念。

前置条件

安装 Vivado 2023.1 或更高版本（或 Quartus Prime 22.1+），并确保 License 有效。
熟悉基本的 FPGA 设计流程（新建工程、添加源文件、综合、实现）。
了解 Verilog/VHDL 语法基础，特别是时序逻辑和组合逻辑的区别。

目标与验收标准

目标：通过一个故意引入时序违例的 RTL 设计，掌握时序分析的基本流程，并理解代码风格对时序的影响。
验收标准：在 Vivado 中成功运行时序分析（Timing Analysis），观察到 setup 违例（WNS < 0），并能通过修改代码（插入流水线）消除违例。

实施步骤

步骤1：创建新工程并选择目标器件

打开 Vivado，点击 Create Project，选择 RTL Project。在器件选择界面，选择 xc7a35ticsg324-1L（Artix-7 系列，速度等级 -1L）。如果使用 Quartus，可选择 10M50DAF484C7G（MAX 10 系列）。

步骤2：编写一个带时序违例风险的 RTL 模块

创建一个新 Verilog 源文件，命名为 timing_violation_example.v，输入以下代码。该代码构造了一个深度为5的组合逻辑链，且未插入任何流水线寄存器，极易引发 setup 违例。

module timing_violation_example (
    input  wire        clk,
    input  wire [7:0]  a, b, c, d,
    output reg  [7:0]  result
);

    wire [7:0] sum1 = a + b;
    wire [7:0] sum2 = c + d;
    wire [7:0] sum3 = sum1 + sum2;
    wire [7:0] sum4 = sum3 + a;  // 增加一级组合逻辑
    wire [7:0] sum5 = sum4 + b;  // 再增加一级

    always @(posedge clk) begin
        result <= sum5;
    end

endmodule

代码解析：从 a、b 到最终 result 的路径上，存在 5 级加法器组成的组合逻辑链。在高速时钟下，信号传播延迟可能超过一个时钟周期，导致 setup 违例。

步骤3：添加时序约束

创建一个 XDC 约束文件（如 timing.xdc），写入以下内容，定义时钟周期为 10 ns（100 MHz）。

create_clock -period 10.000 -name sys_clk [get_ports clk]

步骤4：综合与实现

在 Flow Navigator 中点击 Synthesis → Run Synthesis。
综合完成后，点击 Implementation → Run Implementation。

步骤5：运行时序分析并查看违例

实现完成后，点击 Report Timing Summary。
在打开的窗口中，查看 Setup 部分的 WNS (Worst Negative Slack)。如果 WNS 为负值（例如 -2.5 ns），说明存在 setup 违例。
点击违例路径，可以查看具体的路径延迟信息，包括逻辑延迟（logic delay）和布线延迟（net delay）。

验证结果

在 Timing Summary 报告中，您应该看到类似如下的信息：

Slack (setup): -2.542 ns  (violated)
Source: a[0] (input port)
Destination: result_reg[0] (FF)
Path Group: sys_clk
Path Type: Setup (max at slow process corner)

这表明当前设计在 100 MHz 时钟下无法满足时序要求，需要优化代码。

排障指南

问题：WNS 为正，但预期应为负：检查时钟约束是否正确创建，以及目标器件速度等级是否过慢（例如 -3 等级比 -1 等级更快）。
问题：综合或实现报错：检查代码语法，确保所有端口和变量声明正确；检查约束文件语法。
问题：未出现违例：尝试增加组合逻辑级数（例如再添加 2-3 级加法），或提高时钟频率（例如将周期改为 5 ns）。

扩展：通过插入流水线消除违例

将上述代码修改为流水线版本，在每两级加法之间插入一个寄存器，将长组合逻辑链拆分为多个短路径。

module timing_pipelined_example (
    input  wire        clk,
    input  wire [7:0]  a, b, c, d,
    output reg  [7:0]  result
);

    reg [7:0] sum1_reg, sum2_reg, sum3_reg, sum4_reg;

    always @(posedge clk) begin
        sum1_reg <= a + b;
        sum2_reg <= c + d;
        sum3_reg <= sum1_reg + sum2_reg;
        sum4_reg <= sum3_reg + a;
        result   <= sum4_reg + b;
    end

endmodule

重新综合、实现并运行时序分析，此时 WNS 应变为正值，表明违例已消除。注意：流水线会增加 1 个时钟周期的延迟（latency），但提升了最高工作频率。

参考

Vivado Design Suite User Guide: Using Constraints (UG903)
Vivado Design Suite User Guide: Design Analysis and Closure Techniques (UG906)
Intel Quartus Prime Pro Edition User Guide: Timing Analyzer

附录：关键概念速查

Setup Time：数据在时钟沿之前必须保持稳定的最短时间。
Hold Time：数据在时钟沿之后必须保持稳定的最短时间。
Slack：时序裕量，正数表示满足要求，负数表示违例。
WNS：最差负时序裕量，所有路径中 Slack 的最小值。
流水线：在组合逻辑路径中插入寄存器，将长路径拆分为多段短路径，以提升时钟频率。

FPGA面试高频考点：时序分析与代码风格实践指南