学习产出

今天攻克了FPGA时序约束，离数字电路大师又近一步！

【作业要求】 Verilog的基本设计单元是“模块”（block）。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。 【我的做法】 module block (a,b,c,d); input a,b; output c,d; assign c= a | b; assign d…

【作业要求】 【我的做法】 第一节跟着余老师实现FPGA第一个工程。 【结果/截图说明】

```verilog 【作业要求】 【我的做法】 module led ( output wire ledd ）； assign ledd = 1; : endmodule 【结果/截图说明】 ```

【本节要点】 李老师讲的很细致，fpga的开发流程还是比较复杂。 【疑问/坑点】 对于小白来讲李老师的课很合适，接下来要多练熟能生巧。 【可复用的代码/思路】 准备去好好玩一下vivado了

FPGA入门第1节课（极简实操版：从0到1点亮LED） 【本节要点】 1.核心概念一句话记 • FPGA：硬件并行电路，写代码=画电路，和CPU软件执行完全不同。 • 开发流程：写代码 → 编译 → 绑定引脚 → 生成文件 → 烧录点亮。 2. Verilog 最核心3个知识点 • 所有代码都写在 `module/en…

【本节要点】 1.硬件认知 - FPGA全称现场可编程门阵列，内部由CLB逻辑块、布线资源、IOB输入输出块构成，区别于CPU软件串行执行，FPGA是硬件并行电路。 - 开发流程：需求→Verilog代码编写→综合→布局布线→生成比特流→烧录FPGA芯片。 2. Verilog基础语法入门 - 模块`module/en…

【本节要点】 RGMII 接口概述 全称：Reduced Gigabit Media Independent Interface（简化版千兆媒体独立接口） 作用：连接 MAC 层与 PHY 层，实现千兆以太网数据收发 相比 GMII：通过双沿采样（DDR）减少了一半信号引脚，降低 PCB 布线复杂度 核心信号定义 发送…