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Quick Start：快速上手综合优化

确认环境：确保 Vivado 版本为 2019.1 或更高，打开目标工程（或新建 RTL 工程）。
选择策略：在 Project Manager 中右键 “Synthesis” → “Synthesis Settings”，将 Strategy 从 “Vivado Synthesis Defaults” 改为 “Flow_PerfOptimized_high”（性能优先）或 “AreaOptimized_high”（面积优先）。
开启跨层级优化：在 Synthesis Settings 的 “Options” 标签页中，将 “-flatten_hierarchy” 设置为 “rebuilt”，使综合器能跨模块边界进行优化。
加载时序约束：在 “Constraints” 标签页中，确认已加载完整的 XDC 时序约束文件，特别是主时钟周期与输入输出延迟的约束。
运行综合：执行 “Run Synthesis”，等待完成。打开综合报告（路径：reports/synth_1/synth_1.rpt）。
检查资源与时序：查看报告中的 “Utilization” 部分，确认 Slice LUT、FF、BRAM、DSP 数量是否在预期范围内；检查 “Timing” 部分是否有 setup/hold violation。
迭代优化：若资源超标或时序违例，返回 RTL 或约束优化，重新综合。验收点：综合后无 critical warning 关于 “inferred latch” 或 “unconstrained path”。
运行实现：执行 Implementation，完成后查看实现报告，对比综合与实现的资源与 Fmax 变化。

项目	推荐值 / 说明	替代方案
器件 / 板卡	Xilinx Artix-7 XC7A35T（或任意 7 系列及以上）	Kintex-7 / Virtex-7，综合策略通用
EDA 版本	Vivado 2021.1 或更新版本	Vivado 2019.1+，部分策略名称有差异
仿真器	Vivado Simulator 或 ModelSim/Questa	VCS / Riviera-PRO，用于功能验证
时钟 / 复位	主时钟 50 MHz 或 100 MHz，异步复位低有效	差分时钟需 IBUFDS，复位需同步化
接口依赖	无特殊 IP，仅标准 RTL	若使用 AXI/PCIe，需额外约束
约束文件	XDC 文件：包含 create_clock、set_input_delay、set_output_delay	也可用 SDC，但 Vivado 原生支持 XDC

模块划分：将设计划分为多个模块，每个模块功能单一，避免全局信号跨模块传播。这有助于综合器进行局部优化，减少关键路径长度。
保留调试信号：在顶层使用 (* keep = "true" *) 属性，防止综合器优化掉调试信号，便于后续验证与调试。
避免复杂组合逻辑：在 always 块中避免使用多级 case 嵌套或长 if-else 链。综合器可能将长 if-else 链推断为优先级编码器，浪费 LUT 资源。建议改用 case 语句或 parallel_case 属性。

检查点：综合后查看 “Schematic”，确认关键路径是否与预期一致。

// 示例：避免优先级编码器，使用并行 case
(* parallel_case *)
case (sel)
  2'b00: out = a;
  2'b01: out = b;
  2'b10: out = c;
  2'b11: out = d;
endcase

定义时钟：在 XDC 中使用 create_clock -period 10 [get_ports clk] 定义所有时钟。
处理异步时钟域：对异步时钟域使用 set_clock_groups -async -group {clk1} -group {clk2}，避免综合器对跨时钟路径进行过度优化。
选择高性能策略：在 Synthesis Settings 中选择 “Flow_PerfOptimized_high” 策略，该策略会启用寄存器重定时（retiming）和逻辑复制，以提升时序性能。

常见坑：未约束的路径（如异步复位）会导致综合器过度优化。使用 set_false_path 或 set_max_delay 明确约束。

检查点：综合后打开 “Report Timing Summary”，确认所有路径都有约束。

# XDC 示例：约束主时钟与异步复位
create_clock -period 10.000 -name clk [get_ports clk]
set_false_path -from [get_pins rst_reg/C] -to [all_registers]

强制 BRAM 推断：对于大块存储器，使用 (* ram_style = "block" *) 属性强制综合器推断为 BRAM，而非分布式 RAM。这能显著节省 LUT 资源。
映射 DSP：对于乘法器，使用 (* use_dsp = "yes" *) 属性让综合器将乘法映射到 DSP slice，提升运算效率并降低 LUT 消耗。
避免异步复位：避免在 BRAM 上使用异步复位，因为 BRAM 没有复位端口，会额外消耗 FF 资源。若必须复位，考虑使用同步复位或通过逻辑实现。

常见坑：综合器可能将小 RAM（深度 ≤ 16）推断为分布式 RAM，导致资源浪费。可通过 ram_style 属性强制指定为 “block”。

完成上述步骤后，运行综合与实现，检查报告确认：

资源超标：检查 RTL 中是否有未优化的组合逻辑（如优先级编码器），或未正确推断的存储器。尝试使用 parallel_case 或 ram_style 属性。
时序违例：确认 XDC 约束完整且正确，检查关键路径是否跨时钟域。尝试启用 retiming 或逻辑复制策略。
Critical Warning：针对 “inferred latch”，检查组合逻辑中是否缺少 else 分支；针对 “unconstrained path”，补充缺失的时序约束。

属性	作用	示例
`keep`	防止综合器优化掉信号	`(* keep = "true" *)`
`parallel_case`	强制综合器生成并行逻辑，避免优先级编码器	`(* parallel_case *)`
`ram_style`	指定存储器推断类型（block 或 distributed）	`(* ram_style = "block" *)`
`use_dsp`	强制将乘法映射到 DSP slice	`(* use_dsp = "yes" *)`