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Quick Start

本指南面向FPGA仿真中遇到仿真时间停止推进、信号卡在特定状态的工程师。通过阅读本文，您将掌握死锁的根本原因、排查流程与修复方法，并能在30分钟内定位并解决常见的组合反馈环死锁问题。

前置条件

具备基础的数字电路知识，理解组合逻辑与时序逻辑的区别。
熟悉Verilog/VHDL语法，特别是always块与assign语句。
拥有可用的仿真工具（如Vivado Simulator、ModelSim、VCS等），并能查看波形。

目标与验收标准

目标：能够独立识别并修复FPGA仿真中的死锁问题，确保仿真正常推进至结束。
验收标准：仿真时间持续增加，波形中所有握手信号（valid/ready）在指定时钟周期内完成翻转，无无限震荡或停滞。

实施步骤

步骤1：识别死锁现象

启动仿真后，观察波形窗口中的时间戳。如果时间在某个点停止增加（例如停留在100 ns不再前进），且时钟信号仍在正常翻转，则很可能发生了死锁。此时，检查关键握手信号（valid/ready）是否一直为低电平或高阻态。

步骤2：定位组合反馈环

死锁的根本原因是组合逻辑中的反馈环，导致信号在零延迟内无限震荡。排查时，重点检查所有always块的敏感列表是否包含其输出信号。例如，以下代码会形成组合环路：

always @(valid or ready) begin
    valid = ready & some_condition;
end

这种写法中，valid的变化会触发always块重新计算，而计算又依赖ready，若ready也由valid组合生成，则形成零延迟震荡。正确做法是使用寄存器输出：

always @(posedge clk) begin
    valid_reg <= ready & some_condition;
end

步骤3：检查握手协议依赖

在valid-ready握手协议中，常见死锁场景是slave的ready生成逻辑直接读取master的valid。例如：

assign ready = valid & fifo_not_full;

此时，master的valid又等待ready为高才变化，形成组合环路。正确做法是让ready独立于valid，或使用寄存器打一拍：

always @(posedge clk) begin
    ready_reg <= fifo_not_full;
end

步骤4：检查Testbench中的无限循环

Testbench中若出现无延迟语句的无限循环（如while(1)），会导致仿真器卡死。确保循环内包含@(posedge clk)或#delay语句，例如：

while(1) begin
    @(posedge clk);
    // 执行操作
end

步骤5：检查复位信号

复位信号未正确释放也可能导致死锁。检查复位同步器输出，确认复位释放后时钟沿有效。例如，异步复位同步释放电路应确保复位信号在时钟上升沿后稳定为高电平。

步骤6：插入寄存器或FIFO打破环路

对于已确认的组合反馈环，常用修复方法包括：

在握手路径中插入一个寄存器（如将ready信号用always @(posedge clk)输出），打破组合路径。
在master与slave之间插入一个FIFO，利用FIFO的空满状态独立生成ready信号，避免直接依赖valid。
使用状态机，确保每个状态都有明确的下一状态（包括默认跳转到IDLE），避免状态卡死。

步骤7：添加断言监控超时

在Testbench中加入超时断言，可自动检测死锁。例如，监控valid信号上升后，ready是否在指定周期内响应：

property p_handshake;
    @(posedge clk) disable iff (rst)
    $rose(valid) |-> ##[1:10] ready;
endproperty
assert property(p_handshake) else $fatal("Deadlock: ready not asserted after valid");

验证结果

完成上述步骤后，重新运行仿真。验证标准如下：

仿真时间持续增加，直至正常结束。
波形中所有握手信号（valid/ready）在指定时钟周期内完成翻转，无无限震荡或停滞。
超时断言未触发，或触发后能准确定位问题。

排障指南

现象：仿真时间不推进，时钟正常 → 检查组合反馈环。在波形中定位所有信号，查看是否有信号在零延迟内反复跳变。
现象：握手信号一直为低 → 检查ready是否依赖valid，或复位是否未释放。
现象：Testbench卡死，无波形输出 → 检查while循环是否缺少延迟语句。

扩展阅读

对于复杂系统，可考虑以下进阶方法：

使用形式化验证工具（如JasperGold）自动检测组合环路。
在RTL代码中增加综合属性（如syn_keep）防止优化器移除寄存器。
学习AXI4-Stream等标准握手协议，其规范中已明确要求ready不能组合依赖valid。

参考资源

IEEE Std 1364-2001 Verilog HDL 标准（关于组合逻辑建模）
Xilinx UG892: Vivado Design Suite User Guide – Simulation
ARM AMBA AXI4-Stream Protocol Specification v1.0

附录：常见死锁代码示例与修复

示例1：组合反馈环

// 错误代码
assign ready = valid & fifo_not_full;
always @(posedge clk) begin
    if (ready) valid <= 1;
end

修复：将ready改为寄存器输出。

// 正确代码
always @(posedge clk) begin
    ready_reg <= fifo_not_full;
end
always @(posedge clk) begin
    if (ready_reg) valid <= 1;
end

示例2：Testbench无限循环

// 错误代码
initial begin
    while(1) begin
        // 无延迟语句
        if (data_valid) data_out = data_in;
    end
end

修复：添加时钟沿等待。

// 正确代码
initial begin
    while(1) begin
        @(posedge clk);
        if (data_valid) data_out <= data_in;
    end
end

FPGA仿真死锁问题排查与解决实践指南