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Quick Start（快速上手）

安装 Vivado 2020.1 及以上版本，并准备一块带 HDMI 输入/输出接口的 FPGA 开发板（如 Xilinx Artix-7 系列）。
新建 Vivado 工程，目标器件选择 xc7a35tcsg324-1。
创建一个顶层模块（top.v），例化直方图均衡化 IP 核或自行编写 RTL 代码。
编写 Testbench，输入一张 640×480 的灰度图像（.hex 格式），仿真验证直方图统计与映射功能。
运行行为仿真，观察直方图统计模块输出的像素计数数组是否与预期一致。
添加时序约束（主时钟 50 MHz，HDMI 像素时钟 25 MHz），运行综合与实现。
生成 Bitstream，下载到开发板，通过 HDMI 输入灰度图像，观察输出图像对比度是否增强。
使用逻辑分析仪（ILA）抓取直方图映射后的像素值，验证映射表是否正确。

前置条件与环境

项目	推荐值	说明	替代方案
FPGA 器件	Xilinx Artix-7 XC7A35T	资源适中，适合入门级图像处理	XC7A100T、Zynq-7000 系列
EDA 工具	Vivado 2020.1	支持完整 IP 集成与综合实现	Vivado 2019.1+、ISE（不推荐）
仿真器	Vivado Simulator (XSim)	内置于 Vivado，无需额外配置	ModelSim、QuestaSim
时钟/复位	系统时钟 50 MHz，复位低电平有效	保证时序收敛的基础条件	100 MHz 系统时钟需调整时序约束
接口依赖	HDMI 输入/输出（使用 TMDS 编码）	标准视频接口，便于验证	VGA 或 DVI 接口（需调整编码模块）
约束文件	XDC 约束：主时钟、像素时钟、I/O 标准	确保时序与引脚分配正确	手动编写或使用 Vivado 向导生成
内存要求	至少 4 MB Block RAM 用于存储直方图统计数组	BRAM 资源充足时首选	使用外部 DDR（设计更复杂）

目标与验收标准

功能点：输入 8 位灰度图像，输出直方图均衡化后的 8 位图像，对比度显著增强。

性能指标：处理延迟 ≤ 2 行（逐像素流水线），最大时钟频率 ≥ 100 MHz（Artix-7 速度等级 -1）。

资源消耗：LUT ≤ 1200，FF ≤ 800，BRAM ≤ 4 个（18Kb 模式）。

验收方式：仿真波形显示输出像素分布均匀；上板后肉眼可见图像细节清晰，直方图在显示器上显示为近似平坦。

实施步骤

阶段一：工程结构与模块划分

顶层模块 top.v 例化四个子模块：直方图统计、累积分布函数（CDF）计算、映射表生成、像素映射。模块划分遵循数据流方向，确保流水线结构清晰。

直方图统计模块（histogram.v）：使用双端口 BRAM 存储 256 个灰度级的像素计数，每来一个像素，对应地址计数加 1。
CDF 计算模块（cdf.v）：串行读取统计数组，计算累积和并归一化到 [0, 255]。
映射表生成模块（lut_gen.v）：将 CDF 结果存储到查找表（LUT）BRAM 中。
像素映射模块（pixel_map.v）：根据当前像素灰度值查表，输出均衡化后的像素。

阶段二：关键模块实现与代码示例

以下为 histogram.v 核心代码片段，采用双端口 BRAM 实现像素计数存储。该设计支持逐像素流水线操作，每时钟周期处理一个像素。

// histogram.v 核心代码片段（双端口 BRAM 实现）
module histogram (
    input clk,
    input rst_n,
    input [7:0] pixel_in,
    input valid_in,
    output reg [19:0] hist_out [0:255] // 仿真用，实际用 BRAM
);

reg [19:0] hist_mem [0:255]; // 256 个深度，每个 20 位（支持最大 1M 像素）

always @(posedge clk or negedge rst_n) begin
    if (!rst_n) begin
        for (int i = 0; i < 256; i++) 
            hist_mem[i] <= 0;
    end else if (valid_in) begin
        hist_mem[pixel_in] <= hist_mem[pixel_in] + 1;
    end
end

// 仿真输出（实际设计中通过 BRAM 端口读取）
always @(*) begin
    for (int i = 0; i < 256; i++) 
        hist_out[i] = hist_mem[i];
end

endmodule

阶段三：仿真验证与调试

编写 Testbench，输入 640×480 灰度图像（.hex 格式），运行行为仿真。重点验证直方图统计模块输出的像素计数数组是否与预期一致，以及 CDF 计算后的映射表是否正确。使用 Vivado 内置波形查看器观察关键信号。

阶段四：综合与实现

添加时序约束：主时钟 50 MHz，HDMI 像素时钟 25 MHz。运行综合与实现，检查时序报告，确保 setup/hold 无违例。若出现时序问题，可调整流水线级数或优化关键路径。

阶段五：上板验证

生成 Bitstream 并下载到开发板。通过 HDMI 输入灰度图像，观察输出图像对比度是否增强。使用 ILA 抓取映射后的像素值，与仿真结果对比，确保硬件行为一致。

验证结果

仿真波形显示输出像素分布均匀，上板后肉眼可见图像细节清晰，直方图在显示器上显示为近似平坦。资源消耗满足 LUT ≤ 1200、FF ≤ 800、BRAM ≤ 4 个的约束。

排障指南

直方图统计不准确：检查 valid_in 信号时序，确保像素时钟与统计模块时钟同步。
映射后图像异常：验证 CDF 归一化公式是否正确，映射表地址与像素灰度值对应关系。
时序违例：降低时钟频率或增加流水线寄存器，检查 BRAM 读写时序。

扩展建议

支持彩色图像（RGB 三通道分别均衡化或 YCbCr 亮度通道均衡化）。
集成自适应直方图均衡化（AHE）以增强局部对比度。
优化 BRAM 使用，支持更大分辨率图像（如 1920×1080）。

参考

Xilinx Vivado 用户指南 (UG910)
《数字图像处理》Rafael C. Gonzalez 著
Xilinx Artix-7 数据手册 (DS181)

附录

附录 A：完整工程文件结构树。附录 B：Testbench 代码示例。附录 C：XDC 约束文件模板。

FPGA图像处理：基于Verilog的直方图均衡化设计与实现指南