FPGA毕业设计：基于RISC-V软核的SoC搭建全流程实施指南

Quick Start：快速上手

安装Vivado 2024.2（或更新版本），并确保已添加Spartan-7 / Artix-7器件支持。
从GitHub克隆VexRiscv或PicoRV32的RTL源码，或使用芯来科技NMSL库。
在Vivado中创建新工程，选择目标器件（如xc7a35tcsg324-1）。
将RISC-V核的Verilog源文件、SoC顶层文件及Memory控制器IP加入工程。
编写顶层模块，例化RISC-V核、Block RAM（作为指令/数据存储器）、GPIO与UART外设。
添加XDC约束（时钟、复位、UART引脚），运行综合与实现。
生成比特流并下载到FPGA开发板；打开串口终端（115200 8N1），观察“Hello World”或LED闪烁。
若未出现预期输出，检查时钟频率（建议50MHz）、复位极性及UART波特率配置。

前置条件与环境

项目	推荐值/说明	替代方案
FPGA开发板	Nexys A7-50T / Arty A7-35T	其他Artix-7/Spartan-7板卡，需调整约束
EDA版本	Vivado 2024.2（或2023.2）	ISE不支持RISC-V软核综合（推荐Vivado）
仿真器	Vivado Simulator 或 ModelSim SE-64 2020.1	Verilator（仅支持Verilog）
时钟/复位	100MHz板载时钟（经MMCM降至50MHz）；低有效异步复位	可直接使用50MHz晶振，但需调整PLL
接口依赖	UART-USB桥（CP2102/FTDI）用于串口通信	VGA/HDMI输出（需额外IP）
约束文件	XDC：主时钟约束、复位、UART RX/TX引脚	SDC格式（Vivado自动转换）
RISC-V核选择	VexRiscv（RV32IM，支持M/U模式）	PicoRV32（更小，但无M扩展）

目标与验收标准

功能点：

性能指标：

资源占用：

验收方式：

实施步骤

阶段1：工程结构与RTL整合

src/main/scala/vexriscv/

常见坑与排查

坑1：

坑2：

riscv32-unknown-elf-objcopy

阶段2：关键模块——RISC-V核与存储器接口

// SoC顶层模块（简化版）
module soc_top (
    input wire clk_100m,
    input wire rst_n,
    output wire [3:0] led,
    output wire uart_tx,
    input wire uart_rx
);

// 内部信号
wire clk_cpu;
wire pll_locked;
wire [31:0] instr_addr, instr_rdata;
wire [31:0] data_addr, data_wdata, data_rdata;
wire data_we;
wire [3:0] data_be;

// PLL实例：100MHz -> 50MHz
clk_wiz_0 clk_gen (
    .clk_in1(clk_100m),
    .clk_out1(clk_cpu),
    .locked(pll_locked)
);

// CPU核实例（VexRiscv）
vexriscv_wrapper cpu (
    .clk(clk_cpu),
    .reset(~rst_n & pll_locked),
    .iBusWishbone_ADR(instr_addr),
    .iBusWishbone_DAT_MISO(instr_rdata),
    .dBusWishbone_ADR(data_addr),
    .dBusWishbone_DAT_MISO(data_rdata),
    .dBusWishbone_DAT_MOSI(data_wdata),
    .dBusWishbone_WE(data_we),
    .dBusWishbone_SEL(data_be)
);

// 指令ROM（BRAM）
blk_mem_gen_0 instr_mem (
    .clka(clk_cpu),
    .addra(instr_addr[15:2]),
    .douta(instr_rdata)
);

// 数据RAM（BRAM）
blk_mem_gen_1 data_mem (
    .clka(clk_cpu),
    .wea(data_we),
    .addra(data_addr[15:2]),
    .dina(data_wdata),
    .douta(data_rdata)
);

// GPIO与UART（略）
endmodule

逐行说明

第1行：

第2-3行：

第4行：

第5行：

第6行：

第7行：

第8行：

第9行：

阶段3：时序约束与CDC处理

# 主时钟约束
create_clock -name clk_100m -period 10.000 [get_ports clk_100m]

# 生成时钟（PLL输出）
create_generated_clock -name clk_cpu -source [get_ports clk_100m] 
    -divide_by 2 [get_pins clk_gen/inst/mmcm_adv_inst/CLKOUT0]

# 异步复位约束
set_property ASYNC_REG TRUE [get_cells {rst_sync_reg[*]}]

# UART引脚约束
set_property PACKAGE_PIN U18 [get_ports uart_tx]
set_property IOSTANDARD LVCMOS33 [get_ports uart_tx]

逐行说明

第1行：

第2行：

第3行：

第4行：

阶段4：验证（仿真）

// testbench片段
initial begin
    $readmemh("firmware.hex", uut.instr_mem.mem);
    #1000;
    $display("PC = %h, Instr = %h", uut.cpu.pc, uut.cpu.ibus_instr);
    if (uut.cpu.pc == 32'h00000010)
        $display("SUCCESS");
    else
        $display("FAIL");
    #2000 $finish;
end

逐行说明

第1行：

$readmemh

第2行：

第3行：

第4行：

阶段5：上板测试

生成比特流后，使用Vivado Hardware Manager下载到FPGA。打开串口终端（如PuTTY），设置波特率115200、8数据位、1停止位、无校验。观察LED是否按预期闪烁；串口是否输出“Hello World”字符串。

原理与设计说明

为什么选择VexRiscv？

VexRiscv是可配置的RV32IM核，支持M模式（乘除法）和U模式（用户态），且提供Wishbone/AXI接口，易于集成。相比PicoRV32，它支持更多指令集扩展，适合毕业设计展示。

资源 vs Fmax权衡

使用BRAM作为指令/数据存储器可大幅减少LUT占用，但会限制最大频率（BRAM延迟固定，但组合逻辑路径变长）。若追求高Fmax，可改用分布式RAM（LUTRAM），但资源消耗增加2-3倍。

吞吐 vs 延迟

RISC-V核采用单周期或两级流水线设计（VexRiscv默认两级），吞吐量较低但延迟确定。若需更高性能，可启用五级流水线配置（需修改VexRiscv参数），但会引入结构冒险，需增加转发逻辑。

易用性 vs 可移植性

使用Vivado IP（如Block Memory Generator）简化了BRAM配置，但将设计绑定到Xilinx平台。若需移植到Lattice/Intel，需替换为通用RTL BRAM模型。

验证与结果

指标	测量值（示例）	条件
Fmax	65 MHz	Vivado 2024.2，时序约束宽松
LUT资源	3,842	VexRiscv默认配置，含GPIO/UART
FF资源	2,910	同上
BRAM (18K)	6块	指令ROM 4KB，数据RAM 4KB
UART波特率误差	0.16%	50MHz时钟，115200波特率

测量条件：Nexys A7-50T，Vivado 2024.2，默认综合策略，实现后静态时序分析。

故障排查（Troubleshooting）

现象：

原因：

检查：

修复：

现象：

原因：

检查：

修复：

现象：

原因：

检查：

修复：

$readmemh

现象：

原因：

检查：

修复：

现象：

原因：

检查：

修复：

现象：

原因：

检查：

修复：

现象：

原因：

检查：

修复：

现象：

原因：

检查：

修复：

`define RV32 1

扩展与下一步

参数化：

带宽提升：

跨平台：

加入断言：

覆盖分析：

形式验证：

参考与信息来源

https://github.com/SpinalHDL/VexRiscv

https://github.com/YosysHQ/picorv32

https://www.nucleisys.com/

技术附录

术语表

RV32IM：

BRAM：

CDC：

Wishbone：

检查清单

□ 确认RISC-V核与BRAM接口时序匹配（地址/数据建立时间）。□ 确认复位同步器已正确实现。□ 确认UART波特率分频系数计算无误。□ 确认链接脚本中ROM/RAM基地址与SoC译码一致。

关键约束速查

约束类型	示例命令	说明
主时钟	`create_clock -period 10.000 [get_ports clk_100m]`	定义输入时钟周期
生成时钟	`create_generated_clock -source [get_ports clk_100m] -divide_by 2 [get_pins ...]`	定义PLL输出时钟
异步复位	`set_property ASYNC_REG TRUE [get_cells {rst_sync_reg[*]}]`	标记复位同步器
引脚约束	`set_property PACKAGE_PIN U18 [get_ports uart_tx]`	指定物理引脚

FPGA毕业设计：基于RISC-V软核的SoC搭建全流程实施指南

Quick Start：快速上手

前置条件与环境

目标与验收标准

实施步骤

阶段1：工程结构与RTL整合

常见坑与排查

阶段2：关键模块——RISC-V核与存储器接口

逐行说明

阶段3：时序约束与CDC处理

逐行说明

阶段4：验证（仿真）

逐行说明

阶段5：上板测试

原理与设计说明

为什么选择VexRiscv？

资源 vs Fmax权衡

吞吐 vs 延迟

易用性 vs 可移植性

验证与结果

故障排查（Troubleshooting）

扩展与下一步

参考与信息来源

技术附录

术语表

检查清单

关键约束速查

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