赛道允许按作品需要扩展电路，这让摄像头、高速 ADC、电机驱动都能上台。扩展一多，评委就会问：创新到底在可编程逻辑里还是在买模块。系统边界图是回答这个问题的唯一礼貌方式。边界不清，分数会落到「应用拼装」而不是 FPGA 创新。
三层边界
| 层 | 写什么 | 证据 |
|---|---|---|
| FPGA 内 | 算法、协议、调度 | RTL+资源 |
| 板级 | 电源、接口、模拟前端 | 原理图照片 |
| 上位机 | 配置、显示、存日志 | 明确「不参与实时路径」 |
- 实时路径上的计算，尽量留在 FPGA；上位机只做展示。
- 买来的模组要在说明书列型号、接口标准、你改了哪些寄存器。
- 电源和地回流写一句，避免现场一接电机就复位。
若扩展导致无法在决赛桌复现（缺气源、缺光源），必须准备降级演示：用回放激励打同一套 RTL。评委可以接受降级，不能接受「实验室才有条件所以现场只放视频」。视频是辅助，桌面是主证据。
降级演示的设计原则
降级不是偷工，是可靠性。预先生成「无摄像头、用 ROM 激励」的比特流，寄存器一键切换。说明书写明两种模式的指标差异。现场光源、镜头焦距、被测物尺寸都可能与实验室不同，依赖环境的队伍必须有 ROM 激励。
电机、气泵、高压这类外设，决赛桌可能直接禁止。能用电流环或仿真负载证明控制算法，就不要把整个系统绑死在危险外设上。安全也是工程奖的隐式评分项。
问答（按队内真实卡点写）
问：降级会不会显得没完成？
答：完整模式视频 + 现场降级闭环，比现场完整模式翻车更好。
问：上位机算不算作弊？
答：实时路径在 FPGA 就不是。若延迟指标含网络栈，必须声明，否则评委按软件实现理解。
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