适用人群：大一、大二零基础 / 数电薄弱 / 准备3个月冲刺FPGA竞赛
每日投入：1.5–2.5h（课业忙可压缩，周末补进度）
核心规则：先仿真、后上板、必验收、不跳进度，每天必须产出可运行代码/仿真波形，拒绝只看不学
工具统一：选定一套工具全程不换（AMD-Vivado / 高云Gowin / 安路TD）
打卡标准：完成当日任务+通过验收标准即为打卡合格，无模糊完成度
第一阶段：基础破冰期（Day1–Day10）｜会语法、通工具、懂时序
阶段目标：建立硬件并行思维，熟练工程全流程，搞定入门所有基础bug，能独立编写基础逻辑模块
Week1 工具入门+Verilog基础（Day1–Day5）
Day1｜环境搭建+认知破冰
- 学习任务：安装对应厂商EDA工具，熟悉软件界面、工程结构；区分FPGA与单片机核心差异，理解并行执行逻辑
- 实操产出：新建空白工程，熟悉综合、实现、下载三大核心流程
- 验收标准：软件正常打开无报错，成功创建、关闭、清理工程
- Day2｜Verilog语法入门（可综合基础）
- 学习任务：掌握模块、端口、wire/reg变量、基础运算符；区分阻塞/非阻塞赋值核心差异
- 实操产出：二输入与门、或门、异或门代码编写+仿真
- 验收标准：理解组合逻辑无时钟、无延时特性，仿真波形与理论一致
- Day3｜时序逻辑基础+计数器
- 学习任务：掌握时钟、同步/异步复位原理；理解寄存器工作机制
- 实操产出：4位二进制计数器、十进制计数器代码+仿真
- 验收标准：计数器计数准确，复位功能正常，无锁存器警告
- Day4｜时钟分频+LED流水灯（首次上板）
- 学习任务：掌握分频原理，熟悉引脚约束、比特流下载流程
- 实操产出：1Hz时钟分频、LED流水灯完整工程
- 验收标准：上板LED稳定流水，无闪烁、无乱码，约束配置无误
- Day5｜阶段复盘+国芯云课程刷题
- 学习任务：复盘本周语法、工具操作、时序基础；刷10道国芯云课堂入门题
- 实操产出：整理基础语法笔记，汇总工程报错解决方案
- 验收标准：熟练独立新建工程、编写简单逻辑、下载调试
Week1 进阶巩固（Day6–Day10）
Day6｜按键消抖+时序思维强化
- 学习任务：理解机械按键抖动原理，掌握延时消抖、时序采样方法
- 实操产出：按键消抖模块，实现按键控制LED亮灭
- 验收标准：按键触发稳定，无抖动误触发，时序逻辑规范
- Day7｜If/Case语句+消除锁存器
- 学习任务：掌握分支语句规范，理解锁存器产生原因及规避方法
- 实操产出：多路选择器、简单译码器，全程无锁存器警告
- 验收标准：综合零Latch警告，分支逻辑完整、无遗漏
- Day8｜三段式状态机（竞赛必考）
- 学习任务：吃透三段式状态机架构（时序跳转、组合判断、时序输出）
- 实操产出：简易按键状态机、LED状态切换机
- 验收标准：状态跳转稳定，逻辑分层清晰，符合竞赛工程规范
- Day9｜IP核入门+PLL时钟配置
- 学习任务：了解官方IP核作用，掌握PLL锁相环配置、多时钟生成方法
- 实操产出：通过IP生成50M、100M时钟，仿真验证时钟频率
- 验收标准：IP配置成功，时钟输出精准，无时序报错
- Day10｜第一阶段总验收
- 学习任务：复盘10天所有知识点，梳理基础模块模板库
- 实操产出：整合分频、消抖、状态机，完成简易LED控制系统
- 验收标准：独立完成整套工程，仿真+上板全部通过，无基础报错
第二阶段：模块攻坚期（Day11–Day20）｜吃透通用外设，搭建工程底座
阶段目标：掌握竞赛四大核心通信协议、常用存储模块，熟练调试工具，具备模块复用能力
Day11｜UART串口基础（发送功能）
- 学习任务：理解串口波特率、帧格式、异步通信原理
- 实操产出：UART发送模块，固定数据串口打印
- 验收标准：串口助手正常接收数据，无乱码、无丢包
- Day12｜UART串口接收+收发联动
- 学习任务：掌握串口接收采样逻辑，实现数据双向通信
- 实操产出：串口收发闭环，上位机发数据、FPGA回传显示
- 验收标准：收发数据精准，适配常用波特率，通信稳定
- Day13｜I2C协议+OLED屏幕驱动
- 学习任务：理解I2C时序、起始/停止信号、应答机制
- 实操产出：OLED屏幕固定文字、数字显示
- 验收标准：屏幕显示清晰稳定，无花屏、闪屏
- Day14｜SPI协议基础+传感器适配
- 学习任务：掌握SPI四线时序、主从通信逻辑
- 实操产出：SPI基础通信模块，适配简易SPI传感器
- 验收标准：传感器数据正常读取，时序匹配无误
- Day15｜PWM波形生成+调速控制
- 学习任务：理解占空比原理、PWM波形生成逻辑
- 实操产出：可调占空比PWM模块，实现灯光亮度调节
- 验收标准：占空比可调，波形稳定，调节效果直观
- Day16｜BRAM/ROM IP核使用
- 学习任务：掌握存储IP核配置、读写时序、数据缓存逻辑
- 实操产出：单端口BRAM读写测试工程
- 验收标准：数据读写准确，无丢失、无错乱
- Day17｜FIFO缓存模块（竞赛核心）
- 学习任务：理解同步FIFO原理、空满信号、数据缓存场景
- 实操产出：FIFO读写仿真+上板验证，适配数据缓存场景
- 验收标准：FIFO空满判断准确，数据缓存无溢出、无丢失
- Day18｜跨时钟域CDC基础+亚稳态处理
- 学习任务：掌握单bit两级打拍、多bit FIFO同步核心方法
- 实操产出：跨时钟域数据同步测试工程
- 验收标准：消除亚稳态问题，跨时钟数据传输稳定
- Day19｜ILA/GLA在线调试实战
- 学习任务：熟练添加观测信号、设置触发条件、抓取偶现bug
- 实操产出：用逻辑分析仪抓取串口、FIFO实时波形
- 验收标准：可精准定位数据异常、时序偏差问题
- Day20｜第二阶段总验收
- 学习任务：汇总所有外设模块，整理可复用代码模板库
- 实操产出：串口+OLED+数据缓存小型闭环工程
- 验收标准：多模块联动稳定，无通信故障、时序异常
第三阶段：项目闭环期（Day21–Day30）｜整合模块，产出竞赛级成品
阶段目标：掌握项目拆解、模块集成、bug优化、指标量化，完成可参赛完整项目
Day21｜项目拆解方法论学习
- 学习任务：掌握“输入-处理-输出”模块化拆分逻辑，参考竞赛项目框图
- 实操产出：确定个人参赛小项目，绘制整体系统框图
- 验收标准：项目结构清晰，模块划分独立，无功能重叠
- Day22–23｜核心算法/功能模块开发
- 学习任务：针对项目核心功能，开发专属处理模块
- 实操产出：项目核心功能独立仿真验证，逻辑无误
- 验收标准：核心功能实现，仿真波形完美匹配预期效果
- Day24–25｜全模块联调+时序优化
- 学习任务：处理模块间时序冲突、跨时钟域同步、数据对接问题
- 实操产出：完整工程初步跑通，实现基础闭环功能
- 验收标准：工程无报错、无严重时序警告，基础功能正常
- Day26｜稳定性优化+极限场景测试
- 学习任务：排查偶现死机、数据丢包、功能异常问题
- 实操产出：优化代码时序，修复所有隐性bug
- 验收标准：长时间上电运行稳定，无闪退、无功能异常
- Day27｜指标量化+创新点打磨
- 学习任务：梳理FPGA不可替代性（低时延、并行处理、高速传输）
- 实操产出：统计资源占用、运行时延、采集速率等量化指标，提炼项目创新点
- 验收标准：指标清晰可测，创新点贴合工程实际、区别于单片机方案
- Day28｜工程归档+版本整理
- 学习任务：规范竞赛工程格式，整理代码注释、模块说明
- 实操产出：最终版稳定工程，多版本备份归档
- 验收标准：工程整洁规范，可直接编译、下载、演示
- Day29｜演示视频+报告素材整理
- 学习任务：参考竞赛要求，梳理演示视频、报告核心素材
- 实操产出：采集仿真截图、实测波形、实物运行画面、数据报表
- 验收标准：素材完整，可直接用于初赛报告与3分钟演示视频
- Day30｜终极验收+复盘总结
- 学习任务：全面复盘30天学习内容，梳理薄弱点与进阶方向
- 实操产出：完整可参赛小型FPGA项目+全套代码+素材库
- 验收标准：项目闭环完整、运行稳定、指标清晰、可直接参赛演示
通用打卡规则（必守）
- 1. 严禁跳天学习：基础不牢直接跳项目，后期必大规模翻车
- 2. 每日必双验证：仿真通过 + 上板稳定，只仿真不上板、只上板不仿真均视为未完成
- 3. 报错不堆积：当天bug当天解决，记录报错原因与解决方案，形成个人排错手册
- 4. 模板必积累：每日整理通用模块代码，30天沉淀专属竞赛代码库
- 5. 周末补进度：工作日课业繁忙可减量，周末必须补齐当日任务，不累计拖欠
适配竞赛备选项目（30天可落地）
- 1. 多功能信号采集与波形生成系统（适配高云热门命题）
- 2. FPGA环境多传感器实时监测与报警系统
- 3. 简易图像边缘检测实时处理系统
- 4. 基于PWM的智能闭环调速/调光系统
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