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成电智库FPGA学习平台使用手册(2024版) 置顶
关于成电智库：“中国芯百万精英人才培养工程”成电智库FPGA智库学习平台，是专门为高校的学生和职业人士打造的线上学习资源库。平台以“FPGA入门到进阶”建设完备…
FPGA选型不看参数看生态？这几条行业暗线值得关注
最近和几位做FPGA和芯片的朋友聊天，大家不约而同提到一个感受：以前选型先翻手册比参数，现在第一句话往往是「有没有现成的参考设计」。这背后其实是项目节奏、团队规…
FPGA在数据中心又火了？聊聊芯片圈这几件值得关注的事
最近和几位做FPGA和芯片的朋友聊天，发现大家讨论的话题悄悄变了：以前总盯着“算力多大、主频多高”，现在更多人开始关心“动态重构怎么落地”“国产工具链能不能扛住…
FPGA选型不再只看逻辑量？这几条技术风向值得关注
最近在整理行业讨论时，我发现一个挺有意思的现象：大家聊 FPGA、芯片、半导体这些话题时，关注点正在悄悄转移。以前问的是「这颗 FPGA 有多少 LUT、主频多…
芯片岗位不再只看RTL？这几条行业线索值得细品
最近和几位做FPGA、数字IC的朋友聊天，大家有个共同感受：招聘JD越来越“贪心”了。以前会写RTL、能跑通综合，就算入门；现在不少岗位开始把系统架构、软件协同…
FPGA 时序约束实战：90% 的工程师都栽在时序收敛
很多人写 Verilog 代码，仿真结果一切正常，一上板就随机出错、偶发 bug，综合后报大量时序违例。不少初学者甚至初级工程师，只关注功能仿真是否通过，完全忽…
Verilog 跨时钟域打两拍仍偶发报错，怎么排
跨时钟域只打两拍，仿真干净、上板偶发挂死，这类问题在 Verilog 工程里很常见。本文按排错实录走一遍：复现现象、列排查清单、定位根因，最后给出能验收的修法。…
芯片互连、EDA 助手、RISC-V 上车：几条技术线正在悄悄改写硬件人的技能表
最近和几位做 FPGA、数字 IC 的朋友聊天，话题不再只是“主频多少、资源够不够”，而是频繁跳到互连带宽、EDA 流程里的 AI 助手、RISC-V 车规认证…
FPGA上云、大模型写RTL、国产替代：这波变化到底跟我们有啥关系
最近和几位做 FPGA、数字 IC 的朋友聊天，话题总会绕到几个方向：编译仿真能不能搬到云上、大模型到底能不能帮忙写 RTL、汽车芯片的功能安全文档为什么越来越…
掌握安路 / 紫光同创 / 高云国产 FPGA 全流程开发
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扫清FPGA入门、课程、竞赛、就业全部疑问
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