提交日前三天:仓库冻结与对照实验
最后 72 小时禁止新功能。打 tag、导出网表、重跑对照,专门抓回归。
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最后 72 小时禁止新功能。打 tag、导出网表、重跑对照,专门抓回归。
电赛与 FPGA 创新赛道日程不同。按能力模型和小时数做一次书面取舍,避免两头不到岸。
国产 FPGA 能打竞赛,但要把许可、仿真模型和约束文件当成工程风险来管。
开放式设计允许搭外围电路。说明书必须画清 FPGA 内、板级、上位机各负责什么。
现场口播按三句话组织。超时讲微架构,不如把对照实验演示完整。
板上点亮不等于测完。用场景清单覆盖复位、满速、异常包和长稳,再谈提交。
评委时间有限。系统框图、对照表、资源时序、测试场景四张图决定第一印象。
把 11 月 4 日前的六到七周切成冻结、实现、收敛、证据四段,每周只允许一类风险。
不要三个人一起写同一份 Verilog。按架构、实现、验证切开,周会上只对接口。
赛道鼓励自主设计。热点名词堆砌不如一条可测的数据通路和对照实验。
有的通知写一等奖不超过 100 个,专项奖从一二等奖里评。用章程思维看名额,而不是谣传。
官网 FAQ 允许单人组队、可以没有指导老师。工程上你仍要补齐评审、文档和演示。
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