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Verilog 状态机编码方式对功耗与面积的权衡分析(2026 Q2 实践指南)

Quick Start准备环境:安装 Vivado 2025.2(或更高版本),确保支持目标器件(如 Xilinx Artix-7 / Kintex-7 / V…

2026-06-09技术分享
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FPGA时序分析中Setup与Hold Violation的根因定位与修复实战指南

Quick Start打开Vivado 2025.2(或对应版本),创建新工程,选择器件xc7a35ticsg324-1L(Artix-7典型型号)。添加一个简…

2026-06-09技术分享
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从Verilog到RTL仿真:FPGA设计中的常见调试陷阱与实施指南

Quick Start:最短路径跑通一次RTL仿真安装Vivado 2025.2(或ModelSim SE-64 2025.1),确认环境变量PATH包含viv…

2026-06-09技术分享
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FPGA时序约束中set_input_delay在DDR接口的实战指南(2026年Q2版)

Quick Start准备Vivado 2025.2(或更高)工程,目标器件选择Xilinx Artix-7或Kintex-7(DDR3接口)。在顶层模块中例化…

2026-06-08浏览 9技术分享
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Verilog FSM编码对综合后面积与速度的权衡分析——实施指南

Quick Start打开Vivado 2024.2(或更高版本),新建RTL工程,器件选择xc7a35tcsg324-1(Artix-7典型型号)。创建顶层模…

2026-06-08浏览 10技术分享
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2026年Q2:AI大模型推理中FPGA与GPU协同加速的延迟对比

Quick Start:在3分钟内跑通一个FPGA+GPU协同推理的延迟对比实验准备环境:安装Vivado 2026.1(或更高版本)、CUDA 12.8、Py…

2026-06-08浏览 9技术分享
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Insights 812858636

Sharing recent updates with our readers today. For more, see this resource. Than…

2026-06-07浏览 14技术分享
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2026年Q2:Verilog中阻塞与非阻塞赋值在综合后的硬件差异排查

Quick Start准备 Vivado 2025.2(或更高版本)与任意 7 系列 / UltraScale+ 开发板(如 Artix-7)。新建工程,选择目…

2026-06-07浏览 14技术分享
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2026年Q2:FPGA时序约束中set_clock_groups在异步时钟域的正确用法

Quick Start1. 确认设计中所有时钟源(PLL/MMCM、输入时钟、衍生时钟),列出时钟对。2. 识别异步时钟域:两个时钟之间无固定相位关系,或跨时钟…

2026-06-07浏览 11技术分享
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Vivado 综合策略对 LUT 利用率影响的对比分析指南(2026 Q2)

Quick Start准备 Vivado 2024.1 或更高版本(推荐 2025.2,以获取最新综合引擎改进),并打开一个已有的 RTL 工程,或新建一个包含…

2026-06-07浏览 12技术分享
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2026年Q2:FPGA在AI推理中实现稀疏化矩阵乘法的硬件加速实践

Quick Start安装Vivado 2025.2(或更高版本),并下载稀疏矩阵乘法参考工程(GitHub: sparse-matmul-fpga)。打开工程…

2026-06-06浏览 17技术分享
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FPGA时序约束中set_false_path在2026年Q2跨时钟域设计的陷阱与对策

Quick Start准备环境:安装 Vivado 2025.2 或更高版本(推荐 2026.1),确保支持最新的跨时钟域(CDC)分析引擎。创建工程:新建一个…

2026-06-06浏览 17技术分享
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