文章

2189已发布
8本周更新

资讯、专栏与公告

全部文章

FPGA边缘AI推理实践指南:基于YOLOv8n的实时部署与资源优化

Quick Start安装Vivado 2024.2或更新版本(ML版推荐),并确保已安装Vitis AI Library 3.5。下载YOLOv8n官方ONN…

Verilog 中三段式状态机 vs 两段式:2026 年设计风格选择

Quick Start打开 Vivado 2024.2(或更高版本),创建新工程,器件选择 XC7A35T-1CSG324C(Artix-7 系列)。新建一个 …

Vivado 2026.1 时序约束新特性:跨时钟域路径自动分析实战

Quick Start启动 Vivado 2026.1,创建一个新的 RTL 工程(目标器件:xc7k325tffg900-2)。添加两个源文件:一个包含两个独…

用 FPGA 实现实时视频边缘检测:Sobel 算子流水线设计

Quick Start步骤一:准备 Vivado 2023.2 及以上版本,新建工程,器件选择 XC7Z020CLG484-1(Zynq-7020 典型配置)。…

Verilog中状态机编码方式选择对FPGA面积和速度的权衡

Quick Start打开 Vivado(2024.2 或更新版本),创建一个新工程,器件选择 XC7K325T-2FFG900。在工程中新建一个 Verilo…

Vivado中时序约束对LUT级联路径的影响分析与优化策略

Quick Start打开Vivado 2023.1或更高版本,创建一个新工程,选择目标器件(例如xc7a35ticsg324-1L)。编写一个包含长LUT级联…

汽车电子中FPGA用于以太网TSN网关的实时性验证指南(2026年Q3)

Quick Start:10分钟内跑通TSN网关实时性验证安装Vivado 2024.2(或更高版本),确保支持XC7Z020或KU060系列器件。下载TSN …

Vivado中时序例外约束对跨时钟域路径的影响分析与实施指南

Quick Start在Vivado中创建一个新工程,选择任意7系列或UltraScale器件(如xc7a35tcsg324-1)。编写两个不同时钟域的同步寄存…

FPGA中基于Verilog的流水线加法器设计优化与面积权衡实践指南

Quick Start步骤1:在Vivado 2023.1中创建新工程,器件选择xc7a35tcsg324-1(Artix-7)。步骤2:新建Verilog源文…

FPGA与RISC-V交叉领域芯片设计上手指南:从环境搭建到软核集成验证(2026年7月)

Quick Start:五分钟快速体验安装工具:下载并安装 Vivado 2025.2(或更高版本)以及 RISC-V GNU 工具链(riscv64-unkn…

基于Vivado HLS的INT8量化边缘AI推理加速设计指南

Quick Start安装 Vivado HLS 2026.1(或更高版本),确保包含 Vitis HLS 组件。准备一个预训练的 Caffe/TensorFl…

FPGA中基于Verilog的AXI4-Stream接口时序收敛设计指南

Quick Start准备Vivado 2023.1及以上版本(或Quartus Prime 22.1+),新建工程,器件选择Xilinx Artix-7 XC…

已显示 12 条

已展示全部