【作业要求】
Verilog的基本设计单元是“模块”（block）。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。
【我的做法】
module block (a,b,c,d);
input a,b;
output c,d;
assign c= a | b;
assign d= a & b;
endmodule【结果/截图说明】
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【作业要求】 Verilog的基本设计单元是“模块”（block）。一个模块是由两部分组成的，一部分描述接口，另一部分描述逻辑功能，即定义输入是如何影响输出的。 【我的做法】 module block (a,b,c,d); input a,b; output c,d; assign c= a | b; assign d= a & b; endmodule 【结果/截图说明】
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