【作业要求】
1、简述时序逻辑的基本概念和电路特点。
任意时刻的输出不仅取决于当时的输入信号而且还取决于电路原来的状态
（1）输入输出之间有反馈延迟通道
（2）电路中有记忆单元
2、简述同步复位和异步复位各自的优缺点？
同步复位：仿真稳定，但是需要等待时钟
异步复位：相应快，不需要时钟，但是会触发亚稳态
3、请使用Verilog设计一个2s计时器，写出详细的代码？
【我的做法】
module Time_2s(
input sysclk,
input rst _n
);
parameter TIME_2s = 27'd100_000_000;
reg [26:0] count;
always@(posedge sysclk)
if(!rst_n)
count <= 0;
else
if(count < TIME_2s)
count <= count + 1;
else
count <= 0;
endmodule
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