实验报告 · 05 | 项目设计：基本逻辑电路设计（4） 课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇 发布自课程云笔记 · FPGA 实验证据骨架 【同步·课后作业】 【作业要求】 1、请画出1s跑马灯的时序图？ 2、请使用Verilog设计一个翻转灯：led隔1s翻转一次，led一开始亮两个灯，1s之后亮另外两个灯（写出详细的代码）？ 【我的…

`timescale 1ns / 1ps
module led_turnover(
input sysclk,
input rst_n,
output reg [3:0] led
);
reg [25:0] count;
parameter Time_1s = 26'd50_000_000;// sysclk 50MHz
always @(posedge sysclk)
begin
if (!rst_n)
begin
count <= 26'd0;
led <= 4'b0011;
end
else
begin
if (count == (Time_1s - 1))begin
count <= 26'd0;
led <= ~led;
end
else
count <= count + 1'b1;
end
end
endmodule