实验报告 · 02 | 项目设计：基本逻辑电路设计（1）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【同步·课后作业】
【作业要求】
1、简述always和assign的用法？
always @（条件）（语句）不断重复执行，需要和时序控制结合
assign连续赋值 assign a = b
2、请说明电平触发和边沿触发的区别？
电平触发只要向量中一个量发生变化就会触发
边沿触发只要一个条件满足要求就会触发
3、简述阻塞赋值和非阻塞赋值的区别？
阻塞赋值块内赋值语句同时赋值
非阻塞赋值完成该赋值后才能进行下一个赋值
4、（多选）在组合逻辑中什么情况下会出现锁存器（ABC ）。
A、在组合逻辑中，if else不配对
B、在组合逻辑中，case语句没有写缺省项
C、在组合逻辑中，敏感信号缺失
D、使用非阻塞赋值
【我的做法】
【结果/时序图/实验现象(可视频)】
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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