实验报告 · 04 | 项目设计：基本逻辑电路设计（3）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【同步·课后作业】
【作业要求】
1、简述时序逻辑的基本概念和电路特点。
概念：任意时刻的输出不仅取决于当时的输入信号，还取决于原来的状态
特点：输入输出之间有反馈延迟通道，电路中有记忆单元
2、简述同步复位和异步复位各自的优缺点？
优点：（1）时序稳定，更容易做静态时序分析。（2）避免亚稳态，复位信号被时钟同步，可靠性高。（3）复位释放同步的，不会造成电路状态混乱。
缺点：（1）必须依赖（2）复位信号必需大于一个时钟周期
3、请使用Verilog设计一个2s计时器，写出详细的代码？
【我的做法】
input clk,
input rst_n
);
parameter TIME_2s=2=27'd100_000_000;
reg [26:0] count;
always@(posedge clk）
if(!est_n)
count<=0;
else if(count<delay_2s-1)
count<=count+1;
else count<=0;
endmodule;【结果/时序图/实验现象(可视频)】
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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