【作业要求】
1、简述时序逻辑的基本概念和电路特点。
逻辑概念：任意时刻的输出不仅取决于当时的输入信号，而且还取决于电路原来的状态。
特点：输入、输出之间有反馈延迟通道，电路中有记忆单元。
2、简述同步复位和异步复位各自的优缺点？
同步复位：复位信号只在时钟有效边沿被采样，满足复位条件才复位。
优点：
复位信号被时钟同步，抗毛刺能力较强。
复位释放时刻确定，时序分析简单。
有利于避免复位释放时的亚稳态问题。
全部逻辑在同一时钟域内，便于流水线设计。
缺点：
依赖时钟：时钟停止或未稳定时无法复位。
复位脉冲宽度必须大于一个时钟周期，否则可能漏采。
可能增加组合逻辑，影响关键路径和最高工作频率。
对时钟偏斜较敏感。
异步复位：复位信号一旦有效，立即复位触发器，不依赖时钟。
优点：
不依赖时钟，上电、时钟未稳定或时钟停止时也能复位。
复位响应快，立即生效。
电路结构简单，触发器通常有专用异步复位端。
适合低功耗、时钟可关断的场景。
缺点：
复位释放若靠近时钟边沿，易产生亚稳态。
对复位信号毛刺敏感，可能误触发复位。
STA 复杂，需要处理 recovery / removal 时间。
复位树可能带来较大功耗和偏斜问题。
3、请使用Verilog设计一个2s计时器，写出详细的代码？
`timescale 1ns / 1ps
module Timer(
input sysclk,
input rst_n,
output reg Q
);
reg [26:0] count;
parameter Time_2s = 27'd100_000_000;// sysclk 50MHz
always @(posedge sysclk)
begin
if (!rst_n)
begin
Q <= 0;
count <= 0;
end
else
begin
if (count == (Time_2s - 1))
begin
Q <= !Q;//2s翻转
count <= 0;
end
else
count <= count + 1;
end
end
endmodule【我的做法】
【结果/时序图/实验现象(可视频)】
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