实验报告 · 05 | 项目设计：基本逻辑电路设计（4）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【同步·课后作业】
【作业要求】
1、请画出1s跑马灯的时序图？
2、请使用Verilog设计一个翻转灯：led隔1s翻转一次，led一开始亮两个灯，1s之后亮另外两个灯（写出详细的代码）？
【我的做法】
`timescale 1ns / 1ps
module water_LED_text(
input sysclk,
input rst_n,
output reg [3:0] led
);
parameter TIME_1s = 26'd50_000_000;
reg [25:0] count;
always@(posedge sysclk)
if(!rst_n)
count <= 0;
else
begin
if(count == TIME_1s - 1)
count <= 0;
else
count <= count + 1;
end
always@(posedge sysclk)
if(!rst_n)
led <= 4'b0011;
else
if(count == TIME_1s - 1)
led <= {led[1:0],led[3:2]};
else
led <= led;
endmodule【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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