【本节要点】FPGA 全称现场可编程门阵列，核心特点：硬件可编程，上电后可通过配置文件修改内部硬件连接，区别于 CPU 软件串行执行。核心架构：由可配置逻辑单元 CLB、布线资源、IO 块、内嵌存储器、DSP 乘法器等硬件资源组成。开发语言：硬件描述语言 Verilog HDL / VHDL，描述硬件电路，不是 C 语言这类软件代码。优势：并行计算、低延迟、可反复重配置；适合高速信号处理、图像、通…

【本节要点】FPGA 全称现场可编程门阵列，核心特点：硬件可编程，上电后可通过配置文件修改内部硬件连接，区别于 CPU 软件串行执行。核心架构：由可配置逻辑单元 CLB、布线资源、IO 块、内嵌存储器、DSP 乘法器等硬件资源组成。开发语言：硬件描述语言 Verilog HDL / VHDL，描述硬件电路，不是 C 语言这类软件代码。优势：并行计算、低延迟、可反复重配置；适合高速信号处理、图像、通信、机器人控制等场景。应用领域：国产芯片、工业控制、5G 通信、AI 边缘加速、电子竞赛、自动驾驶、卫星载荷。学习定位：FPGA 工程师是软硬结合岗位，既要懂数字电路原理，也要掌握硬件描述语言与开发工具（Vivado 等）。【疑问 / 坑点】

❌误区：Verilog 是编程语言，和 C 语言一样写程序。

✅纠正：Verilog 描述硬件结构，代码会综合成真实硬件电路，天然并行，不是顺序执行。

❌误区：FPGA 就是高性能 CPU，用来跑软件。

✅纠正：CPU 是软件串行；FPGA 是硬件并行，擅长固定流水线高速运算，不适合复杂操作系统。

❌误区：代码写对仿真没问题，上板就一定正常。

✅坑点：仿真只验证逻辑；上板会遇到时序约束、IO 电平、布线延迟、信号完整性问题，时序不满足会采样出错。

❌误区：资源越多的芯片越好。

✅坑点：根据项目资源、速度、成本选型，过大芯片会拉高成本，布局布线反而更容易出现时序问题。

常见疑问：FPGA 和 ASIC 的区别？ ASIC 是流片定制硬件，量产成本低，一旦制造无法修改；FPGA 可反复编程，适合原型验证、小批量产品。

【可复用的代码 / 思路】基础开发通用流程： 编写 RTL 代码 → 仿真验证逻辑 → 综合 → 布局布线 → 时序约束检查 → 生成比特流文件 → 下载到 FPGA 开发板。代码编写思路： 遵循模块化设计，大项目拆分为独立子模块（顶层模块 + 功能子模块）；尽量使用同步时序设计，少用锁存器，规避异步信号。入门基础可复用代码： LED 闪烁、按键检测、分频器，是最基础的时序逻辑练习，熟悉时钟、寄存器、IO 输入输出。