实验报告 · 03 | 项目设计：基本逻辑电路设计（2）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
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【同步·课后作业】
【作业要求】
1、简述组合逻辑电路的基本概念和电路特点？
概念：在一个数字电路中，电路任一时刻输出仅决定于该试课电路输入而与原来状态无关
特点：无延迟，电路中无记忆单元
2、什么是3-8译码器？
三线八线译码器，三位二进制数字八种状态
3、运用所学的组合逻辑电路的知识完成三人表决器的设计，实现少数服从多数的表决规则，在三人表决电路中，当表决某个提案时，多数人同意，则提案通过；反之，不通过。假设 a，b，c 为三个裁判。同意用 1 表示，不同意用 0 表示；输出 led1 为 1的时候提案通过；反之，不通过。
【我的做法】
`timescale 1ns / 1ps
module Voter(
input a,
input b,
input c,
output reg out
);
wire [2:0] sel;
assign sel = {a,b,c};
always @(*)
begin
if(sel == 3'b011 || sel == 3'b101 || sel == 3'b110 || sel == 3'b111)
out = 1'b1;
else
out = 1'b0;
end
endmodule【结果/时序图/实验现象(可视频)】
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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