实验报告 · 02 | 项目设计：基本逻辑电路设计（1） 课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇 发布自课程云笔记 · FPGA 实验证据骨架 【本节要点】 1、位宽[3:0]，表示四位 2、表达常量：位宽+进制+数字（2b，8o，10d，16h） 3、简述always和assign的用法？ always是不断重复执行的，过程性赋值语句，需…

实验报告 · 02 | 项目设计：基本逻辑电路设计（1）

课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇

发布自课程云笔记 · FPGA 实验证据骨架

【本节要点】

1、位宽[3:0]，表示四位

2、表达常量：位宽+进制+数字（2b，8o，10d，16h）

3、简述always和assign的用法？

always是不断重复执行的，过程性赋值语句，需要时序控制

asssign是连续赋值语句

4、请说明电平触发和边沿触发的区别？

（1）、边沿触发：只要一个条件满足就会触发（上升沿、下降沿），一般用于时序逻辑，需要时钟

（2）、电平触发：只要向量列表中的一个量发生变化就会触发，一般用于组合逻辑电路

5、简述阻塞赋值和非阻塞赋值的区别？

阻塞赋值（=）：顺序赋值

非阻塞赋值（<=）:块内的赋值语句同时赋值

6、锁存器：无论怎么改变条件输出都不会发生变化

7、条件运算符（？：）

8、常用的变量类型

（1）reg类型：寄存器类型，存储数据，always语句

（2）wire类型：线型，传输数据，assign语句

【同步·课后作业】

【作业要求】

1、简述always和assign的用法？

always是不断重复执行的，过程性赋值语句，需要时序控制

asssign是连续赋值语句

2、请说明电平触发和边沿触发的区别？

（1）、边沿触发：只要一个条件满足就会触发（上升沿、下降沿），一般用于时序逻辑，需要时钟

（2）、电平触发：只要向量列表中的一个量发生变化就会触发，一般用于组合逻辑电路

3、简述阻塞赋值和非阻塞赋值的区别？

阻塞赋值（=）：顺序赋值

非阻塞赋值（<=）:块内的赋值语句同时赋值

4、（多选）在组合逻辑中什么情况下会出现锁存器（ A、B、C）。

A、在组合逻辑中，if   else不配对

B、在组合逻辑中，case语句没有写缺省项

C、在组合逻辑中，敏感信号缺失

D、使用非阻塞赋值

【FPGA·实验证据】

【实验目标】

本节要验证什么？预期现象是什么？

【波形/截图】

用工具栏插入波形图、仿真界面或示波器照片

【仿真 log】

粘贴关键仿真输出或报错原文

【上板现象】

板卡现象、按键/数码管/接口实测结果

【结论与待改】

结论、坑点与下一步修改