实验报告 · 01 | 语法讲解：Verilog/VHDL简介
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【本节要点】
1、简述FPGA的开发流程？
（1）eda工具仿真：验证代码
（2）绑定管脚
（3）综合：将RTL代码转换成门级电路
（4）布局布线：在各个门极电路添加延时
（5）生成bit流：把门极电路转化成二进制数据流（FPGA处理数字信号）
2、一个模块包含哪两部分？
（1）描述端口信息：输入input输出output 双向端口input
（2）描述逻辑信息：输入是如何影响输出的
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
评论 0