实验报告 · 01 | 语法讲解：Verilog/VHDL简介
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【同步·课后作业】
【作业要求】
1、简述FPGA的开发流程？
Verilog，EDA仿真，综合到门级电路，FPGA实现
2、一个模块包含哪两部分？
接口，功能
3、时间尺度定义为`timescale 1ns/100ps 中的 1ns 代表（ C）。
A、时间精度 1ns
B、时间单位 100ps
C、时间单位 1ns
D、时间周期1ns
4、点亮开发板上的4个led灯，请写出详细的代码？
【我的做法】
`timescale 1ns / 1ps
module LED(
output LED1,
output LED2,
output LED3,
output LED4
);
assign LED1 = 1;
assign LED2 = 1;
assign LED3 = 1;
assign LED4 = 1;
endmodule【结果/时序图/实验现象(可视频)】
【作业要求】
【作业要求】
【作业要求】
【作业要求】
【作业要求】
【我的做法】
【结果/时序图/实验现象(可视频)】
四个灯都一直亮
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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