实验报告 · 19 | 项目设计：动态数码管（5-2.0版）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【本节要点】
动态数码管的显示
【疑问/坑点】
地址模式与追加模式的动态显示思路
【可复用的代码/思路】
地址模式的动态数码管显示模块
【同步·课后作业】
1、请对课程中的实验项目进行仿真，写出相应钓仿真代码并且给出仿真时序图？
通过网盘分享的文件：作业19.zip
链接: https://pan.baidu.com/s/1ibuBvTe_HIvPFpt-eqlRQg?pwd=nix9 提取码: nix9
2、（判断题）仿真时仿的是输出端。（错）
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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