实验报告 · 20 | 项目设计：动态数码管（6-2.0版）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【本节要点】
动态显示本质：多位数码管分时点亮，利用视觉暂留看起来同时显示。
【疑问/坑点】
共阴/共阳搞反本代码是共阴段码，0x3F 显示 0。若硬件是共阳，需要按位取反。
2. 段码顺序与硬件不对应num[7:0] 到底对应 dp,g,f,e,d,c,b,a 还是 a,b,c,d,e,f,g,dp，必须看原理图。小数点位置最容易错。
【可复用的代码/思路】
【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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