实验报告 · 1500 | 问题说明：静态数码管（课程中一个时钟周期为50） 课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇 发布自课程云笔记 · FPGA 实验证据骨架 【FPGA·实验证据】 【实验目标】 本节要验证什么？预期现象是什么？ 【波形/截图】 用工具栏插入波形图、仿真界面或示波器照片 【仿真 log】 粘贴关键仿真输出或报错原文 【…

实验报告 · 1500 | 问题说明：静态数码管（课程中一个时钟周期为50）

课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇

发布自课程云笔记 · FPGA 实验证据骨架

【FPGA·实验证据】

【实验目标】

本节要验证什么？预期现象是什么？

【波形/截图】

用工具栏插入波形图、仿真界面或示波器照片

【仿真 log】

粘贴关键仿真输出或报错原文

【上板现象】

板卡现象、按键/数码管/接口实测结果

【结论与待改】

结论、坑点与下一步修改