实验报告 · 04 | 项目设计：基本逻辑电路设计（3）
课程：初级 | FPGA工程师基础启航（含板卡+证书） · 第二节 Verilog HDL语法篇
发布自课程云笔记 · FPGA 实验证据骨架
【同步·课后作业】
【作业要求】
1、简述时序逻辑的基本概念和电路特点。
任意时刻的输出不仅取决于当时的输入信号而且还取决于电路原来的状态
（1）输入输出之间有反馈延迟通道
（2）电路中有记忆单元
（3）时序逻辑还属于边沿触发
2、简述同步复位和异步复位各自的优缺点？
同步复位：优点：复位信号和时钟同步，可以成为100%的时序逻辑电路，有利于仿真。
缺点：比异步复位多消耗一个门极电路的资源，复位信号拉高的时间必须大于一个系统时钟周期。
异步复位：优点：相应快，不需要时钟，立即复位，常用于上电复位、电源异常恢复、紧急复位等。
缺点：复位释放非同步，容易产生亚稳态。不同寄存器可能在不同时间解除复位，导致状态不一致。时序分析更复杂。
3、请使用Verilog设计一个2s计时器，写出详细的代码？
【我的做法】
module Time_2s(
input sysclk,
input rst _n
);
parameter TIME_2s = 27'd100_000_000;
reg [26:0] count;
always@(posedge sysclk)
if(!rst_n)
count <= 0;
else
if(count == TIME_2s - 1)
count <= 0;
else
count <= count + 1;
endmodule【FPGA·实验证据】
【实验目标】
本节要验证什么？预期现象是什么？
【波形/截图】
用工具栏插入波形图、仿真界面或示波器照片
【仿真 log】
粘贴关键仿真输出或报错原文
【上板现象】
板卡现象、按键/数码管/接口实测结果
【结论与待改】
结论、坑点与下一步修改
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