【作业要求】
1、简述时序逻辑的基本概念和电路特点。
任意时刻的输出不仅取决于当时的输入信号而且还取决于电路原来的状态
（1）输入输出之间有反馈延迟通道
（2）电路中有记忆单元
（3）时序逻辑还属于边沿触发
2、简述同步复位和异步复位各自的优缺点？
同步复位：优点：复位信号和时钟同步，可以成为100%的时序逻辑电路，有利于仿真。
缺点：比异步复位多消耗一个门极电路的资源，复位信号拉高的时间必须大于一个系统时钟周期。
异步复位：优点：相应快，不需要时钟，立即复位，常用于上电复位、电源异常恢复、紧急复位等。
缺点：复位释放非同步，容易产生亚稳态。不同寄存器可能在不同时间解除复位，导致状态不一致。时序分析更复杂。
3、请使用Verilog设计一个2s计时器，写出详细的代码？
【我的做法】
module Time_2s(
input sysclk,
input rst _n
);
parameter TIME_2s = 27'd100_000_000;
reg [26:0] count;
always@(posedge sysclk)
if(!rst_n)
count <= 0;
else
if(count == TIME_2s - 1)
count <= 0;
else
count <= count + 1;
endmodule
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