报错信息[Opt 31-67] Problem: A LUT2 cell in the design is missing a connection on input pin I0, which is used by the LUT equation. This pin has either been left unconnected in the design or the connection was removed due to the trimming of unused logic. The LUT cell name is: logic_[0]_i_1
原因：某个input没有上层数据的输入。
措施：set_property DONT_TOUCH true [get_cells <lut1_name>]。
————————————
问题描述：
工程综合成功完成：
在布线的时候报错 [Opt 31-67] Problem: A LUT2cell in the design is missing a connection on input pin I0.
根据报错信息，我以为错误原因是对于I/O I0没有正确地绑定管脚。但是查看了xdc文件后发现并没有使用I0这个端口。
解决方法：
造成这个错误的原因是：你的某一个模块的一个Input没有上层数据接入。
需要仔细检查每一个Input连的线是否有实际的值。以我的错误为例：
下图的fifo中的FIFO_wr_en是一个输入信号，但是我上层没有FIFO_wr_en的数据输出，加上输出数据就解决了这个问题
登录后可在本页底部提交回答
