求分享新鲜的FPGA工程师面经，从笔试到HR面的全过程！

刚面完一家做通信设备的，趁热乎分享一下。笔试是在线做的，有单选题、多选题、代码补全和一道设计题。选择题覆盖数电基础、时序分析、跨时钟域处理，还有一点SystemVerilog语法。设计题是让写一个异步FIFO，并说明深度和指针位宽的计算。

技术面有三轮。第一轮主要挖项目，我做过一个图像处理的流水线，面试官问得很细，比如流水线级数怎么确定的、瓶颈在哪里、如何用BRAM做行缓存。第二轮问得更底层，比如FPGA内部时钟资源类型、时序约束里set_false_path和set_multicycle_path的区别、用过哪些调试工具。第三轮是部门主管面，聊了聊职业规划，也问了一个场景题：如果设计一个高速数据采集系统，需要考虑哪些关键点。

HR面就是常规问题，为什么离职、期望薪资、能不能接受加班。谈薪的时候我报了比当前高30%的数，HR压了一点，最后涨了25%。建议提前查一下市场价，手里有其他offer会更有底气。

我面的是消费电子公司，流程挺快。笔试有逻辑题和FPGA专业题，逻辑题类似公务员考试，专业题考了状态机编码（独热码优缺点）、建立保持时间计算、LVDS接口原理。

技术面两轮。一面直接白板画框图，让我解释之前项目中AXI总线的使用，为什么选AXI4而不是AXI4-Lite，突发传输怎么配置。还问了跨时钟域信号同步的具体电路，打两拍和握手协议适用场景。二面问得更开放，比如遇到时序违例一般怎么排查，有没有用过Tcl脚本辅助设计，对UVM验证了解多少。

HR面主要问团队协作经历和离职原因。谈薪时我说了薪资构成期望（底薪+项目奖金），HR反馈说他们奖金占比高，所以底薪给得比预期低一点，但总包符合我要求。感觉现在FPGA岗位薪资范围挺透明的，在招聘APP上都能看到。

2024年初拿的offer，面的是自动驾驶领域的公司。笔试除了常规题目，还有一道C++编程题（考察基础），和一道关于传感器数据融合的简答题。

技术面三轮，每轮一小时左右。第一轮扣项目，我做过以太网相关，就问了我如何优化资源使用，怎么验证数据包完整性。第二轮问基础，比如组合逻辑环的危害、FPGA上电配置过程、JTAG链原理。第三轮混合技术和行为问题，例如：如果项目进度紧张，但发现方案有缺陷，你会怎么办？

HR面比较轻松，问了职业发展意向、对公司业务的了解，以及期望的工作地点。谈薪时我直接说了自己的底线，并且表示更看重技术成长，HR反而主动给了接近上限的薪资。建议面试前多看看公司最近的专利或产品新闻，技术面聊业务时能用上。

上周刚面完一家做通信设备的，拿了offer，流程走下来感觉现在FPGA面试越来越卷了，不光问你会不会写代码，更看重系统理解和问题排查能力。

笔试是在线做的，限时两小时。题型有单选、多选、判断和编程题。基础部分考了时序分析，给个电路图让算建立保持时间余量，还有跨时钟域处理的方法，单选里居然考了几个SystemVerilog的语法细节，平时没注意差点掉坑。编程题是让写一个串并转换模块，带握手信号，要求把仿真代码也一起写了，这个得注意代码风格和注释。

技术面有三轮，每轮都接近一个小时。一面是个年轻的工程师，抓着简历里的项目问得很细。我做过一个图像采集的项目，他让我画出来整个系统的数据流框图，从传感器到DDR再到PCIe，然后问为什么这里要用异步FIFO，深度怎么估算的，遇到数据丢帧怎么排查，是不是FIFO溢出了。还现场出了个题，让我口述怎么用状态机实现一个SPI主机，要支持模式0和模式3。

二面是部门主管，问题更偏向系统和场景。问了AXI总线的几个通道怎么握手的，突发传输怎么回事。然后给了一个实际场景：设备上电后FPGA加载很慢，可能有哪些原因？怎么优化？这里我提到了压缩bitstream、并行加载这些，他好像挺满意。最后还问了我有没有用过Vivado的调试工具，比如ILA抓信号的实际经验。

三面是交叉面，另一个组的资深工程师来面。这轮压力最大，问了很多验证相关的东西。比如UVM的phase机制，怎么构建一个可重用的测试平台。还问了个脑筋急转弯：如果发现一个时序违例，但实际板级工作正常，可能是什么原因？我答了可能是时序分析工具设置过于保守，或者关键路径实际有冗余。他追问那怎么确认呢，我说可以结合在线调试和静态时序报告一起看。

HR面大概半小时，主要问离职原因、职业规划、能不能接受加班和出差。谈薪的时候她问了我的期望，我报了个比现在高30%的数。她没直接答应，说要去申请。我的技巧是提前查好这家公司的薪资范围，报个偏上的数，给自己留点余地。另外一定要表现出对公司和业务的兴趣，我问了他们接下来重点发展的产品线，感觉HR挺愿意聊这个。

整体感觉就是，基础扎实太重要了，项目经历每个细节都得复盘清楚。现在面试官都喜欢追问“为什么”和“怎么办”，光说做过什么可能不够。祝你好运，别紧张，把自己做的东西讲明白就有戏。

刚面完一家做通信设备的，趁热乎分享一下。笔试是在线做的，有选择题和编程题。选择题覆盖数电基础、时序分析、跨时钟域处理、FPGA内部资源这些。编程题是写一个串并转换模块，要求有valid信号，并考虑资源优化。技术面有三轮，一轮基础，两轮深入。基础面问了建立保持时间、亚稳态、FIFO深度计算、状态机编码风格。深入面就抓着我的一个图像处理项目问，比如流水线怎么设计的，瓶颈在哪里，用什么手段优化时序，还让我在白板上画了模块框图和数据流。HR面比较常规，问离职原因、职业规划、期望薪资。我报的比现在高30%，最后给了25%，还算满意。建议你把自己的项目吃透，每个设计决策都能说出理由。

我面的是自动驾驶公司的FPGA岗，2024年初拿的offer。笔试有手撕代码，题目是实现一个带握手的AXI4-Lite从机接口，并写出测试点。技术面两轮，第一轮问得很广，从Verilog语法细节（比如阻塞非阻塞在组合和时序中的区别）、到功耗优化（门控时钟、操作数隔离）、再到高速接口（PCIe、DDR控制器调优）都涉及了。第二轮是部门主管面，主要聊项目，我做过雷达信号处理，他就问FFT IP核的配置、数据精度怎么保证、和软件怎么协同。还会给场景题，比如‘如果发现时序违例，你的排查思路是什么’。HR面除了常规问题，特别问了能否接受加班和出差，对团队合作的看法。谈薪时我展示了另一个offer，最终包涨了点。感觉现在面试不仅考你会不会，更考你思考问题的深度和解决实际问题的能力。

分享一下我的经历，面的是消费电子公司，做视频处理的。笔试题目比较传统，但考得很细，比如给一段有综合警告的代码让你改，或者给一个时序图让你写状态机。技术面我记得被问到一个问题：用FPGA实现一个1MHz正弦波，你会用什么方法？我回答了DDS，然后追问了相位累加器位宽、ROM表深度和杂散的关系。项目方面，一定要准备好数据流和控制流的细节，我被问到‘你设计的FIFO在几乎满和几乎空时，握手信号是怎么处理的’。HR面的时候，对方很看重学习能力和沟通能力，问我最近在看什么技术书籍，怎么和同事解释一个技术难点。谈薪技巧就是别先露底牌，可以反问公司薪资结构、年终奖几个月、调薪机制，综合判断。另外，现在很多公司有上机实操，限时在Vivado里建工程、仿真、看时序报告，平时要多练。

刚面完一家做通信设备的，热乎的。笔试一小时，全是线上，摄像头盯着。题目分三块：Verilog编程（写个异步FIFO，状态机检测序列）、数字电路基础（建立保持时间计算、跨时钟域方法）、还有几道逻辑题和C语言读代码。不算难，但时间紧。

技术面三轮，每轮都深挖项目。我简历里有个图像处理的FPGA项目，被问到怎么做的流水线优化，资源用了多少，时序违例怎么解决的。还问了AXI总线协议，具体到突发传输和outstanding。手撕代码让画了个APB总线的状态转移图。

HR面主要问离职原因、职业规划，能不能接受加班。谈薪时我报了比现在高30%，HR压了一点，最后给了25%涨幅。关键是要自信，把项目难点和解决方案讲清楚。

我2024年初面过一家自动驾驶公司的FPGA岗。笔试有选择题和编程题，考了SystemVerilog的assertion用法、低功耗设计方法，还有一道用FPGA实现简单CNN卷积层的资源估算题。

技术面两轮，第一轮偏基础：同步复位异步释放的代码、时序分析中时钟偏斜的影响、FIFO深度计算的实际案例。第二轮全程聊项目，我做过高速接口（JESD204B），问得很细，比如链路建立过程、眼图测试遇到问题怎么调试。还问了是否用过Vivado的Debug工具，比如ILA。

HR面比较轻松，问了团队协作经历、对行业趋势的看法。谈薪时我提前查了该公司薪资范围，直接要了中上限，HR没还价就给了。建议多刷近年面经，现在很多公司会问AI加速相关的内容。

分享个朋友的经验，他2023年面了一家消费电子公司。笔试线上进行，题目包括：Verilog改错（一段代码有组合逻辑环路）、跨时钟域处理方案选择、用状态机设计一个SPI主机。还有少量计算机组成原理题目。

技术面三轮，每轮45分钟左右。第一轮问基础：亚稳态的消除、FPGA内部资源（LUT、BRAM、DSP）的特点、时序约束怎么写。第二轮围绕项目，他做了视频编解码相关，被问到流水线设计和数据流控制，如何优化关键路径。第三轮是部门主管面，问了职业规划和技术兴趣方向，还出了个场景题：如何用FPGA加速一个算法模块。

HR面主要确认入职时间、期望薪资。他当时手里有另一个offer，所以谈薪比较主动，最终涨幅约35%。总结就是项目细节要烂熟于心，基础概念不能含糊。