FPGA笔试题里经常出现的“跨时钟域处理”到底该怎么回答？有哪些经典方法？

笔试里跨时钟域处理，核心就一句话：不同时钟域的信号不能直接拿来用！亚稳态是最大敌人。单比特慢到快，最经典就是打两拍，always块里非阻塞赋值写两级D触发器，代码必须会默写。多比特数据，比如8位数据总线从A时钟域到B时钟域，绝对不能打拍，必须用异步FIFO。笔试常考FIFO深度计算，记住公式，考虑背靠背情况。握手协议（Req/Ack）笔试题也可能考，要会画时序图，分析从发起请求到收到应答的延迟。总之，先判断场景，再选方法。

我面试时就被问过这个。面试官让我在白板上画一个两级同步器的电路图。我说就是两个D触发器串联，时钟接目标时钟域，数据来自源时钟域。然后他追问为什么两级就够了，三级行不行？我回答两级在绝大多数工艺下MTBF已经足够长，三级增加延迟但更安全，看设计需求。他还问了如果是一个从快到慢的单比特脉冲怎么同步，我提到了用脉冲同步器，先把脉冲展宽，在慢时钟域捕捉后再恢复。感觉回答时要结合具体场景，不能只背概念。

跨时钟域处理，笔试题里让你写代码的话，单比特同步器代码必须滚瓜烂熟。比如：module sync_single_bit (input clk_b, input async_in, output reg sync_out); reg meta; always @(posedge clk_b) begin meta <= async_in; sync_out <= meta; end endmodule。就这么简单，但要注意所有信号都用目标时钟clk_b触发，非阻塞赋值。多比特的代码一般不会让写全，但可能会问异步FIFO的指针怎么处理（用格雷码），空满标志怎么生成（比较同步后的指针）。

亚稳态是物理现象，寄存器采样到变化中的数据，输出可能既不是0也不是1，而且稳定到合法电平的时间不可预测。这会导致后续逻辑出错。同步器（打拍）不是消除亚稳态，而是把亚稳态限制在第一个触发器内，让它在第二个触发器采样前有足够时间稳定到一个确定值。所以打拍降低了亚稳态传播的概率。笔试可能会问MTBF（平均无故障时间），公式很复杂，但要知道同步器级数增加、时钟频率降低，MTBF会增加。

除了打拍和FIFO，握手协议也得会。比如两个模块，一个在clk_a下产生数据，一个在clk_b下接收。发送方发出数据后拉高req，接收方在clk_b下同步req信号，采样数据，然后拉高ack。发送方同步ack后，知道数据已被取走，可以发下一个。这个过程延时大，但保证数据正确。笔试题可能给一个握手时序图，让你找问题或者计算从req到ack需要多少个时钟周期。

对于快到慢的单比特信号，打两拍可能采样不到脉冲，因为脉冲宽度可能小于慢时钟周期。这时候常用脉冲同步器。原理是：在快时钟域把脉冲转成电平（用触发器锁住），把这个电平信号同步到慢时钟域（打两拍），然后在慢时钟域用边沿检测恢复出脉冲。反过来也一样。笔试可能会让你描述这个过程或者画个示意图。

异步FIFO是重点中的重点。为什么多比特不能打拍？因为每个比特通过同步器的延迟可能不同，导致数据错位。比如8位数据打拍，可能有的比特被同步成新值，有的还是旧值，组合起来就是错误数据。异步FIFO用双端口RAM，写指针在写时钟域，读指针在读时钟域，指针用格雷码转换后再同步到对方时钟域进行比较，产生空满标志。格雷码相邻码字只有一位变化，这样同步指针时即使发生亚稳态，指针也只是跳到相邻值，不会出现空满标志误判导致数据溢出或读空。

笔试里经常有场景题：“一个信号从100MHz时钟域传到25MHz时钟域，该如何处理？” 首先看是单比特还是多比特。如果是单比特控制信号，要看信号变化频率。如果是偶尔变化的使能信号，用同步器（打拍）可能可行，但如果是脉冲，就要用脉冲同步或握手。如果是连续变化的多比特数据流，必须用异步FIFO。还要考虑100MHz到25MHz是快到慢，同步脉冲时要小心。

我的经验是，回答CDC问题要结构化。第一步：识别时钟域和信号类型（单比特/多比特，脉冲/电平）。第二步：根据频率关系（快到慢、慢到快、频率比未知）选择方法。第三步：阐述所选方法如何降低亚稳态风险（如同步器隔离、FIFO的格雷码指针、握手的确认机制）。第四步：如果是代码题，注意代码风格（时钟块、非阻塞赋值、同步寄存器分开）。这样回答显得思路清晰。

实际笔试中，可能会给一段有CDC问题的代码，让你找出问题并改正。常见错误包括：将多个相关比特分别打拍（多比特问题）、在目的时钟域直接使用源时钟域的组合逻辑信号、复位信号没有同步。改正方法就是针对性地应用同步器、FIFO或握手。所以平时要多看错误案例。