2026年，国内在‘存算一体芯片’研发领域，有哪些代表性的初创公司或研究院？这个方向对数字IC设计人才的需求有什么特别之处？

这个问题问得好，存算一体确实是未来几年的重要方向。到2026年，国内已经涌现了不少玩家。初创公司里，知存科技（WITINMEM）和闪亿半导体（SemiFlash）算是比较早入局且一直活跃的，知存主打基于Flash的存算一体，闪亿好像更多是RRAM方向。新进的有苹芯科技（PIMCHIP），也是做基于SRAM/新兴存储器的。研究院方面，清华大学微电子所（特别是钱鹤、吴华强老师团队）、北京大学微纳电子学研究院（黄如院士团队）、中科院微电子所，都是长期深耕这个领域的基础研究和技术转化的重镇。

关于人才需求，特别之处非常明显。如果你只懂标准流程的RTL coding和验证，可能不够。公司会非常看重你对存储器本身特性的理解，比如SRAM的bitcell结构、读写时序、各种非理想效应（比如读干扰、写余量），或者新型存储器如RRAM的IV特性、SET/RESET机制。因为你的设计不再是标准的逻辑单元，而是要和这些存储阵列深度耦合。

另外，对架构的理解要求更高。你需要明白数据如何在存储体内流动、计算，如何减少数据搬运，如何设计近存计算的数据通路和控制逻辑。这要求你对计算机体系结构，尤其是内存层次结构有深刻认识。建议可以提前看看存算一体相关的架构论文，比如Google的TPU的脉动阵列其实就有近存计算的思想，或者一些关于Processing-in-Memory的综述。

从产业界朋友那边听到的风声来看，到2026年，除了上面提到的几家，还有一些新锐值得关注，比如后摩智能（HUMO）、亿铸科技（E-PRIME），他们都在用存算一体做AI加速，融资势头挺猛的。高校方面，上海交大、复旦也都有很强的团队在做。

对于数字IC设计人才的需求，我自己的体会是，它要求一种“跨界”思维。常规的数字前端设计，比如CPU/GPU，你面对的是标准单元库和内存控制器接口。但在存算一体芯片里，存储单元就是你的计算单元。

所以，特别之处在于：第一，你可能需要参与定制存储阵列的RTL模型开发，或者至少能深刻理解模拟/混合信号团队提供的存储宏模型（Memory Compiler输出），知道它的时序、功耗、面积特点，并在你的逻辑设计中妥善处理。第二，你的验证工作会变得更复杂。因为存算一体的数据通路和控制逻辑是全新的，传统的验证IP和参考模型可能不直接适用，需要你从架构层面去构建测试场景和自检机制。

如果想切入这个方向，除了巩固数字设计基础，强烈建议学习一下半导体存储器原理（教材看看），并且动手看看一些开源存算一体架构（比如一些大学的项目）。面试时如果能对一两种存算架构（比如乘累加在阵列内如何实现）说出个一二三，会非常加分。

这个问题问得很及时，存算一体确实是架构创新的重要方向。到2026年，国内已经涌现了一批有代表性的玩家。初创公司方面，可以关注‘知存科技’（WITINMEM），他们基于Flash存算一体做语音、视觉处理芯片很早就流片了；‘新忆科技’（INFIMEM）专注于RRAM存算一体技术；‘苹芯科技’（Moffett AI）也是基于SRAM做存算加速的典型。此外，像‘亿铸科技’、‘九天睿芯’等也在这个赛道。研究院所里，清华大学微电子所（特别是钱鹤、吴华强老师团队）、北京大学微纳电子学研究院（黄如院士团队）、中国科学院微电子研究所等在基础研究和前沿探索上非常活跃。

关于人才需求，特别之处非常明显。数字IC设计工程师如果只懂传统的CPU/SoC前端设计，比如写写CPU流水线、总线互联，可能就不够用了。公司会特别看重你对存储器本身特性的理解，比如SRAM的bitcell结构、读写时序、可靠性问题，或者新型非易失存储器的物理机制。更重要的是，你需要理解‘近存计算’或‘存内计算’的架构，如何将计算单元嵌入到存储阵列中，数据流如何组织，如何设计配套的控制器和接口。这要求你有跨层次思考的能力，能从电路特性联想到架构优化。建议想入行的朋友，除了巩固数字设计基础，一定要去读几篇存算一体架构的顶会论文（比如ISSCC、VLSI上的），并动手用Verilog建模一些简单的存算阵列，理解其工作模式。

从产业界朋友那里听到的一些信息来聊聊。2026年这个节点，国内存算一体领域已经过了最初的概念炒作期，一些真正有产品落地能力的公司跑出来了。除了前面提到的知存、新忆，还有像‘智芯科’、‘闪忆’等也在特定领域（如端侧AI）有芯片出货。高校方面，上海交大、复旦、浙大也都有很强的团队在做，不仅是数字架构，还有器件、工艺的协同创新，这种产学研结合很紧密。

对于数字IC设计人才的需求，我觉得最大的不同是‘知识结构的重构’。传统数字设计，你可能更关注逻辑综合、时序收敛、验证覆盖率。但在存算一体芯片里，很多‘计算’发生在模拟域或者数模混合域。因此，数字工程师需要深刻理解存储阵列的‘非理想特性’，比如RRAM的写噪声、阻值漂移，这些会直接影响你设计的数字纠错电路、校准算法的复杂度。招聘时，面试官很可能会问：‘如果存算单元的输出存在固有偏差，你如何在数字架构层面进行补偿或容忍？’ 这要求你具备系统级的误差容忍设计思维。

所以，给你的建议是：1. 深入理解一种存储器（从SRAM入手最实际）的电路级行为；2. 学习数模混合信号设计的基本概念，至少能看懂模拟工程师提供的规格书；3. 关注存算一体芯片的整体数据流和能效模型。具备这些，你的竞争力会强很多。

2026年的话，其实现在（2024年）的一些头部玩家很可能还在领跑。国内初创公司里，知存科技（WITINMEM）算是比较知名的，他们主要做基于Flash的存算一体芯片，面向语音和视觉的端侧AI。还有新忆科技（Neuramatrix），他们好像更侧重基于RRAM的技术。研究院方面，清华大学微电子所、北京大学集成电路学院、中科院微电子所都有很强的团队在做基础研究和原型芯片开发。

关于人才需求，我觉得特别之处很明显。传统数字IC设计，你可能更关心时序、面积、功耗，但和存储器的交互通常通过标准接口。存算一体芯片里，计算就发生在存储阵列内部或旁边，你的RTL设计必须深刻理解存储器的操作特性。比如，你设计一个控制器，得知道存储器读写的延迟、功耗、以及可能的非理想特性（比如RRAM的写噪声、耐久性）。架构上，要懂怎么把计算任务映射到存算阵列上，怎么设计数据流，这和传统的冯·诺依曼架构设计思路很不一样。

所以招聘时，肯定会特别看重你对存储器（无论是SRAM、RRAM还是其他）和近存/存内计算架构的理解。如果你有相关项目经验，哪怕是学术项目，都会是很大的加分项。建议多看看ISSCC、IEDM上国内团队发表的存算一体论文，能快速了解技术前沿和主要玩家。

需求很明确啊，一个是想了解行业里的主要玩家，另一个是关心自己的技能树该怎么点。

先说公司和研究机构。到2026年，除了上面提到的，我觉得还有一些值得关注：九天睿芯（做感存算一体芯片）、闪忆科技（专注于RRAM）、以及鲲云科技（虽然他们主要是数据流架构，但也涉及近存计算）。高校方面，上海交大、复旦、浙江大学也都有不错的团队在跟进。这个领域变化快，建议你多关注每年的国内顶会（比如CICC China）和行业媒体的报道，名单会更准。

对于数字IC设计人才的需求，特别之处太大了。常规的RTL设计能力是基础，但远远不够。我理解的核心是：你需要从“计算单元设计者”转变为“计算-存储协同设计者”。

具体来说，第一，你必须懂存储器。不是仅仅会用Memory Compiler，而是要理解你用的那种存储介质（比如SRAM的bitcell结构、读写时序、半选干扰；RRAM的IV特性、SET/RESET操作）是如何影响电路设计和系统行为的。第二，架构理解是关键。存算一体打破了传统的存储墙，你需要理解新的数据流如何组织，比如如何高效利用存算阵列的并行性，如何处理数据局部性和映射问题。第三，验证也更复杂。因为引入了模拟或混合信号的计算单元（比如存算阵列里的模拟乘加），数字验证需要和模拟验证更紧密地协同，对数字工程师的要求也提高了。

所以，如果你想进入这个方向，除了巩固数字前端设计，一定要恶补存储器知识和计算机体系结构（特别是非传统架构）。找一些开源存算一体项目（比如一些大学发布的仿真框架）动手玩玩，会很有帮助。这个方向目前很缺有交叉背景的人，前景不错，但门槛也确实高一些。

从2026年的视角回看，国内存算一体领域确实涌现了一批有代表性的玩家。初创公司方面，可以关注这几家：一是北京的超星未来，他们基于SRAM的存算一体IP和芯片在端侧推理场景落地较早；二是上海的亿铸科技，主打基于ReRAM的大算力AI芯片，瞄准的是数据中心等场景；三是杭州的知存科技，在基于Flash的存算一体芯片上深耕多年，产品已用于智能语音和视觉。研究院所里，清华大学微电子所的魏少军、刘雷波团队，中科院微电子所的刘明院士团队，以及北京大学集成电路学院，都发表了大量前沿成果，并有孵化或合作项目。

关于人才需求，这个方向对数字IC设计工程师的要求确实有特殊性。除了扎实的RTL实现、验证和综合时序能力，你必须理解存储器本身。比如，SRAM的并行读取机制、分bank设计对数据流的影响；ReRAM的写延迟、写能耗、耐久性如何影响架构设计。更重要的是“近存计算”或“存内计算”的架构思维。传统设计是数据在存储器和计算单元间搬运，而存算一体需要你设计数据如何在内存阵列内部或边缘完成乘加运算。这意味着你可能需要参与定义计算单元在内存阵列中的分布方式、设计特定的数据映射策略、以及解决由此带来的新型数据通路、控制逻辑和精度挑战。

建议想进入这个领域的朋友，可以提前学习相关论文，了解几种主流存算一体架构（如Digital SRAM-based, Analog ReRAM-based），并动手用Verilog建模一些简单的存算阵列，体会其设计差异。

哈，这个问题问得很及时。2026年这个节点，国内存算一体圈子已经比较清晰了。公司层面，除了楼上提到的，还有像苹芯科技（基于SRAM/近存计算）、新忆科技（聚焦RRAM）等也在积极研发。高校方面，复旦大学的集成芯片与系统全国重点实验室在新型存储器件与计算架构结合上做得非常深入，值得关注。

对于数字IC设计人才的需求，最大的特别之处可以用一个词概括：跨界。你不能只把自己当成一个写Verilog代码的工程师。

首先，你得懂点“模拟”。即便你做的是数字电路设计，但很多存算一体架构（尤其是基于RRAM等非易失存储的）底层是模拟或数模混合的。你需要理解存储单元的IV特性、模数转换（ADC）的精度和速度如何影响整体性能，这样才能和模拟设计团队高效沟通，甚至参与顶层架构划分。

其次，架构思维至关重要。你需要思考：如何将算法（尤其是神经网络）的权重和数据映射到存算阵列上？如何设计数据流以最大化利用内存带宽并减少数据移动？这要求你对计算机体系结构、甚至算法有不错的理解。

招聘时，面试官很可能会问：“如果给你一个存算阵列，你如何设计控制器来调度一次卷积运算？”或者“比较一下基于SRAM的数字存算和基于RRAM的模拟存算在数据流设计上的主要挑战。”这些问题都超出了传统数字IC设计的范畴。

所以，想入行的话，建议补强计算机体系结构知识，并多关注DAC、ISSCC会议上存算一体芯片的论文，看看人家是怎么设计数据通路和控制逻辑的。有条件的，可以跟着导师或项目，实际接触一下相关的FPGA原型验证平台。

国内存算一体这几年确实很热，2026年应该会有一批公司跑出来。初创公司里，知存科技（WITINMEM）算是比较早的，做基于NOR Flash的存算一体，主要面向端侧AI。还有新忆科技（Neuramatrix），做的是基于RRAM的。另外，九天睿芯、闪忆科技这些也都在做。高校研究院的话，清华的钱鹤、吴华强老师团队，还有北大微纳电子学院的团队，都是国内很早就开始做RRAM和存算一体的，实力很强。中科院微电子所也有相关研究。

对于数字IC设计人才的需求，变化挺大的。传统设计可能更关注时序、面积、功耗这些。但存算一体芯片里，数字设计工程师必须懂存储器。比如，你要设计存算单元周围的数字控制电路，就得清楚这种存储器的读写特性、可靠性问题（比如RRAM的耐久性、一致性）。架构上，传统是数据在存储和计算单元之间搬来搬去，存算一体是直接在存储单元里算，所以你的设计思维得变，要理解数据流怎么在存算阵列里走，怎么设计高效的映射和调度。另外，因为存算一体芯片经常和AI推理绑在一起，所以对AI算法、数据格式（比如稀疏性）的理解也是个加分项。

简单说，就是需要‘跨界’能力，数字设计是基础，但还得往上懂点器件和架构，往下懂点算法和应用。

从招聘的角度聊聊吧。我们团队就在做近存计算芯片，招数字IC设计时，确实会特别看重候选人有没有‘存储意识’。

常规的RTL编码、验证、综合时序分析，这些是门槛，必须扎实。但光有这个不够。比如面试时，我们常会问：如果你要为一个SRAM存算阵列设计外围控制逻辑，需要考虑哪些特殊问题？有经验的候选人可能会谈到，要处理模拟计算带来的非理想性（比如器件失配），数字电路需要做校准或补偿；或者谈到如何设计数据流，来适应存算阵列的并行度和精度限制。这些知识传统数字设计很少接触。

所以，如果你想往这个方向转，建议：第一，去读几篇存算一体的架构论文，比如ISSCC、VLSI上的，搞清楚几种主流派别（数字存算一体、模拟存算一体）的基本原理和优缺点。第二，深入学习一种存储器的操作，比如SRAM的读写时序、稳定性，或者了解一下新兴非易失存储器的基本特性。不用深入到器件物理，但要明白它对电路设计的影响。第三，如果有机会，可以玩玩相关的开源项目或者仿真工具，比如用Verilog-A/AMS模型做些混合信号的仿真，体验一下。

公司方面，除了上面提到的，还可以关注一些从高校成果转化出来的新公司，以及一些大厂（如华为、阿里）的内部研究团队，他们也在布局。这个领域还在早期，2026年格局可能会变，但核心团队的技术积累是关键。