最近看行业新闻，存算一体（Computing-in-Memory）被认为是突破AI算力瓶颈的关键方向之一。我是一名数字IC设计工程师，主要做基于SRAM/DRAM的传统架构。如果想跟上这个趋势，未来不被淘汰，现在应该开始了解哪些知识？是新型非易失存储器的器件特性，还是存算一体阵列的电路设计方法学，或者是用HDL对这种新型架构进行行为级建模的思路？有没有入门的学习资源或开源项目推荐？
2026年，芯片行业热议的‘存算一体’架构，对于从事传统数字IC前端或FPGA设计的工程师而言，需要提前学习哪些关于新型存储器（如RRAM, MRAM）、近似计算和内存内逻辑的新型设计范式？
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同是数字前端，最近也在关注存算一体。我觉得最急迫的是理解新型存储器的‘非理想性’对系统设计的影响。比如RRAM的写延迟大、耐久性有限，MRAM的读干扰，这些特性会直接影响阵列架构和外围电路的设计。传统SRAM/DRAM的模型太理想了，直接套用会出问题。
建议先从几篇综述看起，比如《IEEE Transactions on Circuits and Systems》上近两年关于CIM的教程。然后重点学习如何用Verilog/SystemVerilog对非理想存储单元和阵列进行行为级建模，包括写噪声、器件变异、电阻漂移等。这是连接器件特性和系统设计的关键。
开源项目可以看看清华的Thinker和UCSB的MAGNet，虽然主要是架构探索，但能帮你理解数据流和控制逻辑的变化。
别被那些器件物理细节吓到，咱们做数字设计的，核心是把握新型架构带来的设计范式转变。存算一体本质是把计算‘嵌入’到存储阵列里，这彻底改变了数据搬运的方式。
你需要重点补两块：一是近似计算，因为存算一体单元精度有限，必须学会在算法层面（比如CNN的权重）和硬件层面做精度-能效的权衡。二是内存内逻辑的设计方法，比如如何用RRAM的交叉阵列实现矩阵乘加，外围需要哪些新的控制电路（如DAC/ADC，移位加法树）。
实践上，建议用传统HDL尝试建模一个简单的存算一体PE（处理单元）。比如假设一个理想的模拟乘加阵列，用数字电路实现其控制逻辑和接口。这能帮你快速建立直觉。资源推荐IEEE SSCS的webinar系列，有很多一线工程师的分享，比论文更接地气。
从FPGA工程师的角度看，存算一体短期内可能不会直接替代可编程逻辑，但理解它对异构计算架构的影响很重要。你可以把学习重点放在‘系统集成’和‘协同设计’上。
具体来说：1. 了解主流存算一体芯片（如Mythic、知存科技的产品）如何作为加速IP与通用处理器（或FPGA）协同工作，学习其接口协议（如AXI）和数据划分策略。2. 学习用高级综合（HLS）或SystemC对存算一体加速器进行系统级建模和性能评估，这比直接啃电路更容易上手。
一个很好的切入点是参与基于FPGA的存算一体仿真项目，比如用FPGA的BRAM模拟存算阵列的行为，并集成一个RISC-V软核。这能让你在熟悉的平台上体验新架构。关注DAC、ISSCC等会议的教程和开源设计，通常会有更实用的设计案例和代码参考。
作为同样从传统数字前端转过来的，我觉得最急迫的不是马上去啃器件物理，而是先理解存算一体的核心思想与传统冯·诺依曼架构的根本区别。你得先明白，它为什么能降低功耗、提升能效——核心是减少了数据搬运。所以，第一步建议去读几篇经典的综述论文，比如《Computing-in-Memory: A Learning and Inference Accelerator for Edge AI》这类，先建立概念框架。
然后，针对你的数字设计背景，可以重点关注用数字电路思维去理解存算一体阵列。虽然底层可能是模拟或混合信号计算（比如用RRAM的电流叠加做乘加），但系统集成、控制逻辑、数据流调度这些还是需要很强的数字设计能力。你可以尝试用Verilog/SystemVerilog为一种简化的存算单元阵列做行为级建模，模拟输入数据、权重（存储在“内存”中）和计算过程。这能帮你桥接已知和未知。
学习资源方面，MIT的《Digital Systems and Design》课程有一些相关材料，但更直接的是关注IEEE SSCS和TCAS等期刊的早期访问文章。开源项目可以看看“MLPerf Tiny”基准测试中一些提交的加速器设计，或者一些大学实验室（如清华、UCSD）开源的模拟器或RTL模型。
最后，别焦虑。存算一体不会让传统数字设计失业，而是会催生新的设计岗位，比如存算架构师、存算-数字接口设计工程师。你的RTL编码、验证、时序分析功底依然是宝贵的，需要补的是对新型存储器和混合信号计算范式的接口级理解。
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