2026年秋招，数字IC设计笔试中关于‘低功耗设计’的题目，除了常见的门控时钟，现在是否会深入考察‘多电压域设计中的电平转换器（Level Shifter）布局策略’和‘动态电压频率缩放（DVFS）控制器的硬件实现细节’？

会的，现在笔试越来越卷了。我去年秋招就碰到了类似的题。

关于电平转换器，不仅要会画简单的CMOS电平转换电路（比如用两个PMOS和两个NMOS那种），还得知道布局策略。核心就两点：一是必须放在电压域交界处，并且要靠近电压高的那个域，防止信号完整性问题；二是要单独做电源布线，避免噪声耦合。笔试可能会让你画个示意图，标出各电压域和LS的位置。

DVFS控制器，状态机设计是重点。你得清楚几个状态：正常频率、降频、升频、电压切换等待。考题可能会让你描述状态转移条件，比如温度阈值、性能计数器溢出这些。和PLL的接口，重点在如何安全地切换频率（比如通过bypass模式或锁定信号）。时序收敛挑战常考的是跨时钟域问题，以及电压切换期间如何保持关键路径不违例。

复习时别只看概念，找点开源RTL代码看看，比如一些CPU的DVFS模块，理解数据流和控制流。

从出题人角度聊聊吧。低功耗是必考，且正在从“知道有什么技术”转向“如何实现这些技术”。

多电压域和电平转换器布局，是后端和前端都需要了解的知识点。笔试中深入考察的概率在增加，尤其是对头部公司或立志做SoC的同学。不一定要求画出非常精确的晶体管级电路，但基本原理和关键考虑必须掌握。比如，电平转换器为什么不能放在两个电压域中间？答案是为了最小化低压信号在高压区域的走线长度，减少漏电和电迁移风险。布局布线注意事项常考：电源网络隔离、摆放位置（电压域边界）、信号走线不要跨越不同电源区域以避免天线效应。

DVFS控制器的硬件实现细节，是区分候选人的好题目。状态机设计肯定重要，但更可能以简答或分析题形式出现，例如：“描述从检测到负载下降到完成降频降压的过程中，控制器与时钟发生器、电源管理单元之间的握手信号流程”。这考察的是系统级理解。与PLL/DLL的接口，重点在于切换时的glitch-free和锁定时间处理。时序收敛挑战，常提及的是电压下降后时序变紧，需要静态时序分析在多个电压角（voltage corner）下进行。

建议复习时，以一个小型SoC为背景，把门控时钟、多电压域、DVFS、电源门控这些技术如何协同工作串起来理解，笔试大题喜欢这么考。

刚上岸的来分享一下经验。我今年笔试确实遇到了很细的题。

对于电平转换器，我们组当时考的是选择题和简答题。没让画完整电路，但问了在floorplan里应该把LS单元放在standard cell区域还是power domain边缘这种实际问题。答案肯定是边缘，而且通常由后端工具自动插入，但前端需要定义好电压域和约束。

DVFS考得比想象中多。状态机设计是核心，我建议你自己动手画一个简单的DVFS控制器状态图，包括监测、决策、调节（电压和频率）几个阶段。笔试可能会给一段场景，让你写出状态转移。与PLL的接口，要知道发频率切换请求后，要等待PLL锁定完成才能切换时钟mux，这个握手信号很重要。

关于时序收敛挑战，记住一个关键词：多角多模（MCMM）分析。DVFS下，同一块电路要在不同电压频率组合下满足时序，工具设置很关键。笔试可能会问“在实施DVFS时，除了功能正确，还需要额外进行哪些验证和签核步骤？” 答案就是MCMM时序分析、低压下的静态噪声分析、电源网络完整性分析等。

总的来说，现在考题趋势是结合具体场景和应用，死记硬背不行。最好能了解一个实际处理器（比如ARM Cortex系列）的功耗管理方案，很多概念就具体了。

我去年秋招时也遇到过类似的困惑，感觉现在笔试确实越来越深入了。关于电平转换器（Level Shifter），我参加的几家大厂笔试里，有一道题是要求画出一种典型的电平转换器电路（比如用两个交叉耦合的PMOS和两个NMOS的那种结构），并说明为什么它要放在电压域交界处附近。布局布线注意事项的话，我记得考过要避免长走线引入的延迟和噪声，以及电源网络要单独规划，避免不同电压域串扰。

DVFS控制器方面，状态机设计是重点，比如如何平滑切换电压和频率，避免毛刺。与PLL/DLL的接口考得不多，但时序收敛挑战可能会以简答题形式出现，比如电压切换期间如何保持时序正确，需要插入隔离单元和保持寄存器。

建议复习时别只看理论，找些开源代码看看实际实现，比如一些RISC-V核的DVFS模块。

从出题趋势看，肯定会考得更细。电平转换器布局，核心就两点：一是必须紧挨着电压域边界放置，确保信号跨电压域时第一个遇到的就是它，不能放太远导致信号在错误电压下长距离传输；二是它的电源引脚必须连接到正确的电压网络，布局时要特别注意电源规划，这个在笔试里可能让你列出关键点。

DVFS控制器硬件实现，状态机设计几乎是必考，比如描述从高频到低频切换的步骤，要不要中间经过空闲状态。与PLL的接口可能会问使能、锁定信号怎么交互。时序收敛挑战可能问你电压下降时建立时间变紧怎么办，答案通常是提前升压或插入缓冲器。

多看看IEEE低功耗论文里的实际电路图，笔试有时候直接拿简化图来考。

作为面试官助理参与过出题，可以透露一些方向。对于2026届，低功耗设计肯定不止考概念。电平转换器方面，可能会给一个场景，比如两个电压域，让你指出布局错误（比如转换器放到了域中心），并解释为什么错误（会导致短路电流或噪声）。电路结构不一定会要求画全，但可能要补全部分晶体管连接。

DVFS控制器，重点在硬件实现细节：状态机状态定义（正常、过渡、空闲）、电压频率表的查找方式（硬件查表还是软件配置）、切换时的握手协议（比如请求-应答信号）。与PLL/DLL接口常考锁定等待时间如何处理。时序收敛挑战常考多角多模（MCMM）下的约束编写，比如如何设置不同电压下的时序约束。

复习时建议动手写个简单DVFS控制器的Verilog代码，哪怕只有几个状态，笔试遇到设计题就不慌了。

我去年秋招时也遇到过类似问题，感觉现在笔试确实在往深了挖。多电压域那块，我当时考过电平转换器的电路结构，主要是CMOS电平转换器的晶体管级电路，要求画出并解释工作原理。布局布线注意事项倒没直接考画图，但选择题里问过，比如电平转换器必须放在电压域交界处、两个电源域都要放well tap、要注意信号跨电压域的同步问题。DVFS控制器考得更多的是概念和流程，比如不同电压频率点的切换顺序、为什么要先降频再降压，状态机设计可能让你写个简单的RTL描述，但不会太复杂。PLL/DLL接口可能问握手信号有哪些，时序收敛挑战常考的是跨时钟域处理和电压切换时的时序违例。建议复习时重点看电平转换器的电路结构和工作原理，DVFS的状态转移图，以及实际中遇到的时序问题怎么解决。

从出题角度说，现在低功耗设计是必考，而且越来越细。多电压域设计中的电平转换器布局策略，笔试中很可能以简答题或分析题形式出现，比如给你一个多电压域SoC的模块分布图，让你指出电平转换器应该放在哪里，并说明理由。也可能要求比较不同类型电平转换器（比如简单CMOS vs 带缓冲器的）的优缺点。DVFS控制器的硬件实现细节，我觉得状态机设计是重点，可能会让你画出状态转移图，或者描述从检测到负载变化到调整电压频率的完整流程。与PLL/DLL的接口常考的是控制信号（如频率选择、锁定检测）和时序要求。时序收敛挑战可能问在电压切换期间如何避免亚稳态，或者如何约束多模式多角（MCMM）下的时序。复习时建议动手画一画电平转换器电路和DVFS状态机，理解清楚每个步骤的物理意义。

我工作几年了，也参与过校招出题。低功耗设计现在确实是考察重点，而且会结合实际问题。对于电平转换器布局，笔试可能会问：如果电平转换器放错了位置（比如离发送端太远），会有什么问题？答案通常是电平摆率不够、噪声容限降低、甚至功能错误。所以复习时要知道布局的基本原则：靠近电压域边界、考虑电源网络完整性。DVFS控制器方面，硬件实现细节可能考得比较系统，比如让你设计一个简单的DVFS控制器，包括性能监控模块、状态机、与电源管理单元和时钟发生器的接口。时序收敛挑战常考的是电压下降时时序变紧，如何通过插入缓冲器或调整布线来满足时序。另外，现在笔试也喜欢考一些实际场景，比如在DVFS切换过程中，如何保证缓存数据不丢失。建议多看看相关论文和实际芯片的设计文档，了解最新的工业实践。

会的，现在笔试越来越卷了。我去年秋招就碰到了。题目倒没让画完整电路，但考了LS的布局原则，比如必须放在两个电压域的交界处，靠近接收端，以及为什么（防止信号完整性问题）。DVFS考了一道简答题，让描述控制器的工作流程和切换电压/频率时如何保证电路稳定（比如要有时序隔离和保持寄存器）。建议你重点复习：1. 电平转换器的类型（简单缓冲型、电压检测型）和适用场景（高到低、低到高）。2. 布局上，记住LS不能随便放，要确保电源网络正确，并且通常需要双电源供电。3. DVFS控制器的硬件实现，重点看状态机（休眠、过渡、活跃状态）和与时钟产生单元的握手协议（比如请求、应答信号）。时序收敛的挑战可以准备一下跨电压域路径的约束怎么写。