2026年，FPGA工程师面试被问如何用Verilog实现一个基于AXI4-Stream的实时视频缩放加速器，双线性插值和行缓冲怎么设计流水线？

行缓冲大小直接取决于插值核的纵向窗口。双线性插值只用到相邻两行，所以行缓冲深度就是一行数据的宽度，典型做法是用两个SRL或者Block RAM各存一行，然后乒乓切换。流水线划分上，输入端先把AXI4-Stream的数据按行缓存，同时把当前行和上一行的数据对齐输出到插值模块；插值模块内部再拆成水平插值和垂直插值两级，中间用寄存器打一拍。权重计算可以提前查表或者用定点小数直接乘，不用每次都算除法。伪代码结构其实就三个always块：行缓冲控制、插值运算、AXI输出握手。你是准备用哪家的FPGA做原型验证？

面试官真正想看的不是你背出双线性插值的公式，而是你怎么处理AXI-Stream的连续流和行缓冲之间的反压。一个常见误区是想着把整帧存下来再处理，这在实时视频里行不通。正确的做法是用两个行缓冲，每个深度就是一行的像素数，宽度就是像素位宽。输入端用握手信号控制，每来一个有效数据就写入当前行缓冲，同时把上一行缓冲的数据读出来送到插值模块。插值模块内部再拆成水平插值和垂直插值两级，中间打一拍寄存器。权重提前算好存成常数，别在逻辑里实时算除法。伪代码结构其实就三个always块：行缓冲控制、插值运算、AXI输出握手。你准备用哪家的FPGA做原型验证？

说实话，手撕个视频缩放加速器，面试官大概率不是要你写出能综合的完整代码，而是考察你对流水线吞吐和行缓冲依赖关系的理解。你提到多行数据并行读取，这里要分清楚：双线性插值只依赖相邻两行，所以行缓冲深度就是一行像素数，用两个BRAM或SRL各存一行，乒乓切换。输入端先把AXI4-Stream的数据按行缓存，同时把当前行和上一行的数据对齐输出到插值模块。插值模块内部再拆成水平插值和垂直插值两级，中间用寄存器打一拍。权重计算可以提前查表或者用定点小数直接乘，不用每次都算除法。常见做法是水平插值先算，得到四个临时像素点，再垂直插值算出最终结果。伪代码结构上，建议用三段式状态机控制行缓冲的读写地址，插值模块做成纯组合逻辑加寄存器输出。面试时你可以主动问一句：是要求支持任意缩放比例还是固定倍数？如果是固定倍数，权重表可以预先固化，节省LUT。另外注意AXI-Stream的tready信号要跟行缓冲的满状态联动，防止数据溢出。你目前是在准备校招还是社招？

从工程实现角度补充一点：行缓冲大小的计算不仅要考虑一行像素数，还要考虑像素位宽和BRAM的最小宽度。比如1920×1080的RGB888，一行就是192024bit，一般用两个BRAM各存一行，每个BRAM配置成宽度24、深度1920。如果BRAM深度不够，可以拆成多个bank。流水线划分上，我见过一种巧妙的做法是把水平插值和垂直插值合并到一个always块里，用三级流水：第一级读行缓冲数据，第二级算水平插值的四个临时值，第三级算垂直插值并输出。这样latency只有三个周期，吞吐能跑满。权重计算千万别用除法器，直接做成ROM查找表，地址用小数部分截位。还有个坑：AXI-Stream的tuser信号要传递，否则下游不知道帧起始位置。你做到哪个阶段了？是卡在代码实现还是仿真验证上？

面试官问这个，大概率不是要你背公式，而是看你懂不懂数据流。行缓冲用两个BRAM就够了，每个深度就是一行像素数，宽度按像素位宽来。流水线就三步：写当前行、读上一行、插值输出。权重用ROM查表，别在逻辑里算除法。你那边时钟频率有约束吗？没约束的话BRAM读写时序容易出问题。

个人感觉你先别急着想流水线有多复杂，核心就一句话：双线性插值只需要两行数据同时在线。所以行缓冲深度就是一行像素数，用两个BRAM或者SRL存，一个写当前行一个读上一行，读完交换角色。插值模块内部再拆成两步，先做水平插值得到四个临时的，再做垂直插值得出结果。权重系数提前算好存成常数，别在always块里写除法。伪代码结构上，我建议用三个always块：一个管行缓冲的读写地址和AXI握手，一个管插值运算，一个管输出AXI-Stream。面试官如果追问反压处理，记得说tready信号和行缓冲满标志要联动。你目前有仿真环境吗？没有的话可以先搭个testbench验证行缓冲的乒乓切换逻辑。

很多新手栽在行缓冲的深度计算上，以为要存整帧，其实双线性插值的纵向窗口只有两行，所以两个行缓冲就够了，每个深度就是一行像素数。但要注意像素位宽和BRAM最小宽度不匹配的问题，比如RGB888是24bit，BRAM最小宽度可能是1/2/4/8/16/32，你得选能容纳24bit的最小宽度，剩下高位补0或者直接截断。流水线划分上，我见过一个比较稳的做法：第一级用状态机控制行缓冲的写地址和读地址，保证当前行写满时上一行刚好读完；第二级做水平插值，从两个行缓冲同时读出当前行和上一行的数据，算出四个临时像素；第三级做垂直插值并输出。权重计算用定点小数乘以系数，系数存ROM里，地址用小数部分的高几位截位。还有个坑是AXI-Stream的tlast信号要跟行缓冲的结束地址对齐，否则下游会丢行。你如果卡在仿真上，建议先写个简单的2×2像素的测试用例，把行缓冲的时序跑通再往上加逻辑。

我刚面完类似的岗位，说说我的理解。面试官问这个，核心不是让你背双线性插值的公式，而是看你有没有意识到实时视频流里数据是串行到达的，不可能等整帧存完再算。所以行缓冲的深度就是一行像素数，两个BRAM乒乓切换：一个写当前行，一个读上一行，读完互换角色。这里有个容易被忽略的细节——行缓冲的读写地址要跟AXI-Stream的valid/ready握手信号联动，不然反压打过来地址会乱。流水线我建议拆成三级：第一级是行缓冲的写控制，用计数器产生写地址，每来一个tvalid且tready有效就递增，收到tlast就复位并切换行缓冲；第二级是水平插值，从两个行缓冲同时读出当前行和上一行的对应列数据，算出四个临时像素点，权重系数预先算好存在ROM里，用目标坐标的小数部分的高几位做地址查表，这一步用组合逻辑加一级寄存器输出；第三级是垂直插值，把上一步的四个值加权求和输出，同时处理AXI-Stream的tvalid/tlast/tuser。权重计算千万别用除法器，面试官看到除法基本就挂了。另外，tuser信号要传递到输出端，下游靠它识别帧起始。还有个坑：RGB888是24位，但BRAM最小宽度可能不是24的倍数，比如7系列FPGA的BRAM最小宽度是1/2/4/8/16/32，你得选32位宽度，高8位补0，否则综合会报错。你如果卡在仿真上，可以先写个testbench只验证行缓冲的乒乓切换逻辑，用$fread读一张小图片的十六进制数据喂进去，看输出是不是按行对齐。你那边时钟频率有要求吗？没要求的话BRAM读写时序可以放宽，但如果有200MHz以上的约束，要小心读延迟和地址对齐。

其实面试官问这个，最容易被忽略的一个点不是行缓冲怎么搭，而是你知不知道AXI4-Stream的tkeep信号在像素边界怎么处理。比如一个像素是24bit，但总线位宽是32bit，那最后一个像素后面会跟着无效字节，tkeep告诉你哪些字节有效。行缓冲的写入逻辑必须根据tkeep做掩码，不然存进去的数据是错的，插值出来的图全是花屏。很多人流水线调通了、仿真波形也对了，上板一看图像边缘撕裂，就是tkeep没处理好。

行缓冲深度还是一行像素数，这个没变，但宽度要按总线位宽来，比如总线上一个beat是32bit，那BRAM宽度就设成32，存的时候按tkeep把有效像素拼进去。读的时候反过来，按目标坐标算出源坐标后，从BRAM里取出对应的32bit，再用tkeep的对应bit掩出有效像素的24bit，送到插值模块。这一步如果图省事直接取低24bit，碰到像素跨beat的情况就出错了。

权重计算这块，我建议你提前把双线性插值的系数做成ROM查找表，地址用源坐标小数部分的高8位，查出来的系数是定点格式比如Q1.7或者Q2.6，然后用乘法器算加权和。系数ROM的深度就是256，宽度看你定点精度，一般12bit就够。千万别在always块里写除法，综合出来一堆DSP48还跑不快。

流水线划分上，我个人习惯拆成四级：第一级是行缓冲的写控制，带tkeep掩码逻辑；第二级是从两个行缓冲同时读出当前行和上一行的数据，并做字节对齐；第三级是水平插值，算出四个临时像素点；第四级是垂直插值并输出AXI-Stream。中间每一级都用寄存器打一拍，这样吞吐能跑到一个像素一个周期。你如果卡在仿真验证上，建议先写个简单的testbench只测一行数据的缩放，排除行切换的干扰，等基本逻辑对了再上完整帧。你目标时钟频率大概是多少？这个决定了BRAM要用真双口还是简单双口，时序差很多。