2026年FPGA校招，手撕Verilog实现AXI4-Stream FIFO时，面试官更看重代码规范还是功能正确？

面试官不是只看功能，功能对是门槛，过了门槛之后代码规范才是拉开差距的地方。你always块里混着写组合和时序逻辑，面试官扫一眼可能就觉得你还没养成好习惯，直接扣印象分。建议把三段式状态机练熟，非阻塞赋值用对，至少看起来像有工作经验的人写的。

功能正确是入场券，但面试官真的会盯着你那几行代码看。我去年帮公司面过几轮，大部分人写的FIFO都能仿真通过，但一翻代码，always块里又混组合又混时序、状态机写成一锅粥、复位逻辑乱接，这种基本就挂了——不是因为他不会，是因为这种代码放到项目里，后仿和综合会出各种幺蛾子。你既然功能已经跑通，不如花两天时间把代码风格改过来：把组合和时序always分开，状态机写成标准三段式，非阻塞赋值只用在时序块里，关键信号加注释。面试官看到这种代码，哪怕功能有一点点小bug，他也会觉得你懂工程规范，愿意跟你多聊几句。另外提醒一个常见坑：AXI4-Stream的ready和valid握手时序很容易写错，尤其是backpressure场景下FIFO满时ready拉低的时机，建议用formal verification或者写个简单testbench暴力验证一下。你现在练到什么程度了？是能写个单时钟域的简单版本，还是已经能处理多时钟域跨时钟同步了？

功能正确是硬底线，这个没法糊弄。但面试官真正想看的，其实是你有没有『可交付』的意识——代码交到别人手里能不能直接集成、不用返工。你提到的always块混用组合和时序，在面试官眼里就是危险信号：组合逻辑里出现寄存器赋值，综合工具可能会报latch，后仿时序也会乱。我建议你练的时候，先把功能写对，然后回头重构一次，按这三步来：第一，把读写指针、空满标志、数据存储这三块拆成独立模块或always块，别揉在一起；第二，空满判断用格雷码跨时钟域同步，这个很多新手会忘，或者用了二进制直接跨时钟，仿真跑得对但上板会跑飞；第三，状态机写三段式，第一段组合写next state，第二段时序写state更新，第三段组合写输出，别偷懒写成一段式。另外有个面试官爱问的细节：FIFO深度怎么定？你要是能说出『根据读写速率差和最大突发长度算，而不是随便写个256』，会加分不少。其实面试手撕代码，更像是在模拟一个『你刚入职，leader给你半小时写个模块，你写出来能不能直接用』的场景。你目前在练的时候，仿真环境用的是什么？有没有试过用Vivado自带的XSIM跑一下综合后的时序仿真？

说实话，面试官翻代码的速度比你想的快得多。功能对但风格乱，他可能懒得看第二眼。我建议你把精力先花在把always块拆清楚——组合逻辑用assign或always@()，时序逻辑用always@(posedge clk)，非阻塞赋值只放在后者里。状态机写成三段式，空满标志加上格雷码同步。这些改完，哪怕功能有个别边界没cover到，面试官也会觉得你懂工程规范，愿意多聊几句。你目前代码能跑通，说明逻辑没问题，差的就是这层规范。

手撕FIFO其实是个很好的信号——面试官想看的不是你能不能造个轮子，而是你知不知道轮子为什么这么造。功能正确只是及格线，但真正拉开差距的是你代码里有没有体现对'可集成性'的理解。举个实际例子：AXI4-Stream的ready/valid握手，你FIFO满的时候ready拉低时机如果写错，上游可能丢数据或者死锁。很多新手仿真跑得顺，但上板会挂，就是因为忽略了backpressure的时序。面试官看到你特意在ready生成逻辑里加了组合判断和注释，他会觉得你踩过坑。另外，模块划分也值得花时间：地址、数据、控制分开写，别揉在一个always里。你要是能把格雷码跨时钟域同步也分出去，再加个assertion检查空满标志的跳变，那基本就是加分项了。你目前练了几遍，可以试着把自己代码按这个标准重写一次，看看仿真结果和原来的差异。

校招面试这个东西，其实有点像搭积木——功能正确是地基，但面试官真正盯着的是你搭积木的手法和习惯。AXI4-Stream FIFO之所以常见，是因为它覆盖了数字IC设计里几个核心考点：跨时钟域同步、格雷码、握手协议、状态机规范。你功能能跑通，说明逻辑推理没问题，但代码风格随意就相当于地基上盖了个歪楼——面试官会担心你到了项目里，综合工具报latch，后仿时序收敛困难，debug别人也看不懂。我去年带过一个实习生，他写FIFO时习惯把读写指针放一个always块里，空满判断用二进制直接跨时钟域，仿真半分钟跑完，但上板后数据偶尔会跳变。查了三天才发现是格雷码没同步。后来我让他重写，按标准做法拆成三块：存储用双口RAM，写指针同步到读时钟域用两级触发器，读指针同步到写时钟域同理，空满逻辑单独一个组合always。改完之后不仅上板稳定，而且代码看起来清楚很多。至于面试官怎么看：一般来说，前5分钟他会看功能，如果仿真通过，他会花更多时间翻代码结构和命名规范。你能把复位逻辑写成异步复位同步释放，把非阻塞赋值和阻塞赋值按场景用对，把注释写成'为什么这么做'而不是'这里在做加法'，那基本就稳了。另外有个小技巧：面试时可以主动提一下你考虑过读写时钟频率不匹配的情况，以及怎么调整FIFO深度。这会让面试官觉得你不只背了模板，而是真想过工程问题。你目前在准备阶段，建议找一份开源的标准AXI4-Stream FIFO代码（比如Xilinx的参考设计）对比一下，重点看人家怎么拆分模块、怎么写握手信号，然后用自己的话重构一遍。你现在的阶段是功能已通，差的是把代码'打磨'到可交付的程度，这个花两三天时间专门练一下，比多刷几十道题有效。对了，你用的仿真工具是Vivado还是ModelSim？有些工具对组合逻辑latch的报错方式不一样，可能会影响你debug的思路。

说实话，功能正确和代码规范不是二选一的关系，而是先后顺序的问题。你先跑通功能，说明逻辑推理过关了，这就像盖楼打好了地基。但面试官翻你代码时，他真正盯着的是你砌墙的手艺——always块里组合和时序混着写，空满判断直接用二进制跨时钟域，这种代码到了项目里，综合工具会报latch，后仿时序收敛困难，别人接手debug也得花半天。我见过一个应届生，他FIFO仿真跑得顺，但上板后数据偶尔跳变，查了三天发现是格雷码没做两级同步。后来按标准做法拆成三块：存储用双口RAM，写指针同步到读时钟域用两级触发器，读指针同步到写时钟域同理，空满逻辑单独一个组合always。改完之后不仅稳定了，面试官看了也说这代码有工程味。你既然功能已经能跑通，不如花一个下午按这个标准重构一次，顺便把AXI4-Stream的ready/valid握手时序也检查一下，尤其是满的时候ready拉低的时机，很多新手会在这里栽跟头。你目前用的是哪个厂商的开发板？不同器件的LUT结构会影响FIFO深度选择，可以结合这个细节再优化一下。

我换个角度说吧，面试官看手撕FIFO，其实是在考察你对『可集成性』的理解。功能正确只是入场券，但真正拉开差距的是你代码里有没有体现对上下游模块的兼容意识。举个例子：AXI4-Stream协议里ready和valid的握手时序，你FIFO满的时候ready拉低的时机如果写错，上游可能丢数据或者死锁。很多新手仿真跑得顺，但上板会挂，就是因为忽略了backpressure的时序。面试官看到你特意在ready生成逻辑里加了组合判断和注释，他会觉得你踩过坑。另外，模块划分也值得花时间：地址、数据、控制分开写，别揉在一个always里。你要是能把格雷码跨时钟域同步也分出去，再加个assertion检查空满标志的跳变，那基本就是加分项。我个人建议你练的时候，先跑通功能，然后回头按这三步重构：第一，把读写指针、空满标志、数据存储拆成独立模块或always块；第二，空满判断用格雷码同步到对侧时钟域，别用二进制直接跨；第三，状态机写成三段式，第一段组合写next state，第二段时序写state更新，第三段组合写输出。改完这些，哪怕功能边界有个别没覆盖到，面试官也会觉得你懂工程规范，愿意多聊几句。对了，你目前练习时用的仿真工具是Vivado还是ModelSim？不同工具对latch的警告提示方式不同，可以针对性检查一下。

功能对只是及格线，代码规范才是面试官翻完代码后愿不愿意继续聊的关键。always块混着写组合和时序，他一眼就能看出你没养成好习惯。把三段式状态机练熟，非阻塞赋值用对，至少看起来像有工作经验的人写的。你目前功能能跑通，就差这层规范了，改一下很快。

其实你把功能正确和代码规范看成两个阶段会更清楚。第一轮面试官看到你的FIFO仿真波形能跑通，他心里那块石头就落地了——至少你不是那种连握手协议和跨时钟域逻辑都没理清的人。但第二轮，或者说当他把你的代码下载下来翻的时候，他真正在看的是你写的玩意能不能直接扔进项目里。我认识的做数字验证的同事，最怕的就是那种功能对但风格乱的代码，因为综合工具会报latch、后仿时序收敛要调半天、别人接手debug得先花一天理清你的always块到底是想生成组合还是时序。你提到always块里混着写，这个在面试官眼里其实就是『工程意识还不够』的信号。我建议你练的时候换个顺序：先把功能跑通，然后花一个下午按标准工程规范重写一遍。具体来说，把存储、指针更新、空满生成拆成三个always块或模块，读写指针的跨时钟域同步用两级触发器单独拎出来，状态机写成三段式。你甚至可以故意在功能正确的版本上做一个对比，面试时聊起来说『我一开始混着写也能跑通，但后来意识到可维护性问题，改成了这种结构』——这比单纯写出正确代码更能体现你的学习能力。另外顺带提一句，AXI4-Stream的ready/valid握手时序，尤其是backpressure场景下FIFO满时ready拉低的时机，很多面试官会特意盯着看。你如果能在组合逻辑里加个小注释解释为什么这么写，他觉得你踩过坑，印象分会高不少。你现在练了几遍，不如挑一个晚上按这个标准重构一次，然后仿真对比一下波形，看看重构前后功能是否一致。你目前是只做过仿真，还是已经上板测过？这个会影响你接下来重点补哪块。