2026年FPGA校招，Verilog手撕代码常考哪些题型？从序列检测到AXI4-Stream，面试官最看重什么

序列检测和状态机是必练的基本功，面试官其实最看重你写出来的代码能不能综合、有没有时序隐患。别光顾着背模版，得理解状态转移图怎么化简、独热码和格雷码怎么选。AXI4-Stream接口更偏考察你对握手信号 valid/ready 的时序理解，能画出波形图基本就稳了。双边滤波和FFT一般只有做图像或通信的大厂会考，不过你要是能在简历上写一个简单的卷积加速器，面试时能讲清楚流水线分段和资源复用，那就比单纯刷题加分很多。你目前状态机是用三段式还是一段式写的？

面试官看手撕代码，第一眼是代码风格——缩进、命名、always块里敏感列表别漏信号，这些细节一眼就能看出你写没写过真实项目。其次是时序逻辑和组合逻辑的分离，很多人把计数器写在always()里，当场就凉了一半。高频题型里，序列检测和计数器是入门，跨时钟域同步（单比特双级触发器、多比特异步FIFO）几乎是必考，因为工程里天天碰到。AXI4-Stream其实没那么玄，你只要记住tvalid和tready的三种传输场景（握手成功、等待、取消）就行，面试官更想看你能否写出带反压的流水线。双边滤波那些属于加分项，但如果你能把一个简单的FIR滤波器用折叠结构实现、还能算出资源节约了多少，那比背FFT蝶形图有用得多。我个人建议先把手撕代码的常见坑列个清单，比如组合逻辑产生锁存器、复位没写同步化，这些才是面试高频失分点。

我去年面过几家，感觉手撕代码这道坎，面试官其实在三个层次上筛人。第一层：代码能不能跑。很多人紧张写出来的always块里敏感列表写成posedge clk or negedge rst_n，但忘了加rst_n的always()里漏赋值，综合出来一堆latch。第二层：timing意识。同样的序列检测，有人用Moore机写出三级组合逻辑，有人用Mealy机配合流水线寄存器把关键路径缩短一半。面试官会追问你这段代码最高能跑多少MHz，你怎么估算的。第三层：工程直觉。比如让你写一个AXI4-Stream的packet处理器，你光会拼valid/ready没用，得主动问：数据包长度固定吗？跨时钟域吗？允许丢包吗？这种追问其实比代码本身更拿分。至于双边滤波和FFT，除非你简历上写了图像/雷达相关项目，否则大厂也不会硬考。高频题型我帮你总结一下：单脉冲同步、边沿检测（上升沿/下降沿/双边沿）、有限状态机（序列检测、交通灯、简易UART接收）、异步FIFO（格雷码指针、空满标志）、AXI4-Stream的简单slave。最后给你个建议：去牛客网或LeetCode上找Verilog题，但别光看答案，自己写完后用Vivado或Quartus跑一下综合，看看LUT和FF用了多少，最长路径在哪儿。你目前刷到哪个模块卡住了？

我去年面过几家，感觉手撕代码这道坎，面试官其实在三个层次上筛人。第一层：代码能不能跑。很多人紧张写出来的always块里敏感列表写成posedge clk or negedge rst_n，但忘了加rst_n的always()里漏赋值，综合出来一堆latch。第二层：timing意识。同样的序列检测，有人用Moore机写出三级组合逻辑，有人用Mealy机配合流水线寄存器把关键路径缩短一半。面试官会追问你这段代码最高能跑多少MHz，你怎么估算的。第三层：工程直觉。比如让你写一个AXI4-Stream的packet处理器，你光会拼valid/ready没用，得主动问：数据包长度固定吗？跨时钟域吗？允许丢包吗？这种追问其实比代码本身更拿分。至于双边滤波和FFT，除非你简历上写了图像/雷达相关项目，否则大厂也不会硬考。你目前状态机是用三段式还是一段式写的？

双边滤波和FFT确实只有特定方向的公司会考，比如做ISP芯片或者通信基带的。但别为了这个去刷复杂的加速器设计，性价比不高。我建议你把精力花在异步FIFO的手撕实现上，面试官看到你能写出格雷码指针比较、空满信号生成，基本就认可你的跨时钟域功底了。这比背FFT蝶形图实用得多。另外面试时带上纸笔，主动画波形图能加不少印象分。

面试官看手撕代码，第一眼其实是代码风格——缩进对齐、命名规范、always块里敏感列表别漏信号，这些细节一眼就能看出你写没写过真实项目。高频题型里序列检测和计数器是入门，跨时钟域同步几乎必考，因为工程里天天碰。双边滤波和FFT只有做图像或通信的大厂才会硬考，别为了这个去刷复杂加速器，性价比不高。你目前状态机是用三段式还是一段式？

我去年面过几家，感觉手撕代码这道坎，面试官其实在三个层次上筛人。第一层：代码能不能跑。很多人紧张写出来的always块里敏感列表写成posedge clk or negedge rst_n，但忘了加rst_n的always()里漏赋值，综合出来一堆latch。第二层：timing意识。同样的序列检测，有人用Moore机写出三级组合逻辑，有人用Mealy机配合流水线寄存器把关键路径缩短一半。面试官会追问你这段代码最高能跑多少MHz，你怎么估算的。第三层：工程直觉。比如让你写一个AXI4-Stream的packet处理器，你光会拼valid/ready没用，得主动问：数据包长度固定吗？跨时钟域吗？允许丢包吗？这种追问其实比代码本身更拿分。至于双边滤波和FFT，除非你简历上写了图像/雷达相关项目，否则大厂也不会硬考。可以多花时间练异步FIFO的手撕实现，格雷码指针比较和空满信号生成搞清楚了，跨时钟域基本就稳了。你平时练手撕是用vim直接写还是开vivado仿真？

我觉得准备手撕代码不用贪多，把序列检测、计数器、异步FIFO和AXI4-Stream握手逻辑这四类练熟，覆盖了八成的面试题。序列检测重点在状态机三段式写法，别写成一段式那种又臭又长的always块；异步FIFO关键是格雷码指针和空满判断，面试官很喜欢让你画指针跨越时灰码的时序图。AXI4-Stream接口其实就valid/ready那几种握手场景，能写出带背压的流水线处理就够用了。双边滤波那些属于加分项，但如果你能把一个简单的FIR滤波器用折叠结构实现、还能算出资源节约了多少，那比背FFT蝶形图有用得多。个人建议先把手撕代码的常见坑列个清单，比如组合逻辑产生锁存器、复位没写同步化，这些才是面试高频失分点。