2026年FPGA校招，面试官问如何用Verilog实现一个基于AXI4-Stream的实时图像缩放加速器，双线性插值的行缓冲怎么设计才能省BRAM？

面试官问行缓冲怎么省BRAM，其实核心就一句话：别把整行像素都存进BRAM，而是按插值窗口的最小需求来设计。双线性插值确实需要两行数据，但1080p一行1920像素，如果每个像素存24bit RGB，一行就接近5KB，两行接近10KB，BRAM很快吃紧。常见的优化思路是把行缓冲拆成两段：一段是真正的BRAM行缓存，只存当前行和上一行各一行；另一段用寄存器或分布式RAM做滑动窗口缓存，只保留插值核需要的2×2邻域。这样BRAM只负担整行存储，窗口内的数据流用移位寄存器链实现，不占BRAM。深度就是一行像素数，宽度是像素位宽，这个没法省。但你可以考虑压缩位宽：如果输入是YUV420或者只做亮度通道插值，可以把色度单独用更低位宽缓存，或者直接用10bit以内精度。另一个技巧是用双端口BRAM，写端口按像素时钟写入，读端口按输出时钟读出，避免跨时钟域FIFO增加资源。实际项目中很多人踩坑的点是忽略了行有效信号和帧同步信号的处理，导致缩放时出现数据错位。建议你写代码前先画好数据流图，明确valid/ready的握手时序，再用一个状态机控制行缓存写入和读出指针。面试时如果能把BRAM的读写冲突、行缓存初始化、边界像素填充策略都讲清楚，比单纯背代码印象好很多。你目前准备时，有在EDA工具上跑过行缓存的资源报告吗？还是只在理论上推导？

面试官问这个，其实最想听的是你对BRAM和分布式RAM适用场景的判断。1080p一行1920像素，用分布式RAM显然不现实，面积太大。省BRAM的关键是把行缓冲深度从整行缩减到插值核所需的最小行数，同时利用AXI4-Stream的ready反压机制避免丢数。我见过有人把行缓冲做成环形FIFO，只存两行，读出时用地址偏移取上一行数据，这样写指针和读指针同步更新，省掉一个独立的上一行缓存。你可以在面试时主动提这种实现方式，说明你考虑过时序和资源平衡。

行缓冲宽度就是像素位宽，深度就是一行像素数，这两个参数面试官其实默认你知道。省BRAM的杀招是用SRL16或者SRL32把窗口缓存做成移位寄存器，只把整行存进BRAM。多说一句：别忘了处理边界像素，否则缩放图像边缘会有黑边或重复像素，面试官很爱追问这个。

看到你提到AXI4-Stream和1080p，我第一反应是：你确认过自己的插值核是纯流水线还是需要等整行？很多应届生一上来就按教科书把行缓冲深度设成1920，其实如果你的缩放倍数固定（比如从1080p缩到720p），完全可以用两个BRAM做乒乓缓存，一个写当前行一个读上一行，写指针和读指针错开一行地址。这样深度还是1920，但宽度可以压缩：如果只对Y分量做双线性，UV用最近邻，那么行缓冲宽度从24bit降到8bit，BRAM占用直接砍掉2/3。另外注意AXI4-Stream的tuser信号，用来标记帧起始和行起始，这样你才能准确判断边界条件——面试官特别喜欢问边界像素怎么处理，你可以说在行首和行尾各复制一次像素，或者用无效像素填充，但必须保证tlast和tvalid的握手时序不乱。一个小坑：有些开发板上的BRAM有最小深度限制，比如Xilinx 7系每个BRAM最小深度512，你如果只存两行但深度设成1920，其实一个BRAM只能存一行多，反而要两个BRAM才能凑够两行，这时候不如直接用一个BRAM深度设成4096，只用来存一行，另一行用分布式RAM+移位寄存器做两行滑动窗口，面积更省。你目前是在用Vivado还是Quartus？不同工具的综合策略对SRL16的推断支持不一样。

行缓冲深度看像素位宽和BRAM的位宽比，别光记1920这个数。比如24bit像素，BRAM位宽36bit时深度可以设成512，凑3个像素一起读写，反压信号调好就行。

我建议你换个思路：别把省BRAM当成纯资源题，而是当成时序和架构的取舍题。面试官问这个问题，本质上想听的是你如何理解数据流和存储的耦合关系。双线性插值需要两行像素，但这两行数据在时间上是有重叠的——当前行的像素写入BRAM时，上一行的像素正在被读出做插值。所以行缓冲的本质是一个延迟线，而不是一个随机存取存储器。常见误区是直接把行缓冲做成一个深度1920的FIFO，这样每个像素穿过去要等1920个时钟周期，BRAM利用率很低，因为同一时刻只有两个地址在读写。更好的做法是把BRAM配置成真双端口，写端口按行序连续写入，读端口按插值窗口的坐标读出。注意读地址不是简单的写地址减一行，因为缩放倍数可能不是整数，读地址要由插值坐标生成器实时计算，这涉及到地址跨时钟域同步。如果你用Xilinx的BRAM原语，可以开启输出寄存器打一拍，这样读延迟固定为2个时钟周期，方便插值流水线对齐。另一个省BRAM的杀招是：如果你的插值核支持行间并行（比如同时处理两行数据），那么行缓冲深度可以缩减到插值核的并行度。比如你一次处理4个像素，那么行缓冲只需要存当前行的4个像素和上一行的4个像素，深度直接变成4。但这样AXI4-Stream的ready反压逻辑要重写，因为你需要一次burst收多个像素才能喂饱插值核。面试时你可以主动提这个trade-off：增加一点点控制逻辑复杂度，换来BRAM从两个降到零个（全部用寄存器实现）。最后说一句，如果你真的想深入理解，建议去读一下Xilinx的Video IP核手册，比如v_frmbuf和v_scaler的架构说明，虽然不开源但文档里会讲行缓冲的地址映射方式。另外可以看看开源项目如NeoVAD的缩放模块，它的行缓冲用了一个很有趣的环形指针技巧，把两行数据映射到同一个BRAM的不同地址区间，写指针从0递增到3839，读指针落后写指针1920个地址，这样BRAM端口数不变但数据错开了。你目前在准备校招的话，建议把这种环形缓冲的Verilog实现手写一遍，面试官如果追问细节你就能直接画时序图给他看。你是在准备手撕代码还是只问原理？这个区别很大，手撕的话建议重点练AXI4-Stream的握手逻辑和行缓冲的地址生成器。

个人感觉你把问题想复杂了。1080p一行1920个像素，双线性插值只需要两行数据同时可用，那行缓冲深度就是1920，宽度看像素位宽。省BRAM的常见做法是用两个BRAM做乒乓，一个写当前行一个读上一行，写指针和读指针错开一行地址。另一个技巧是看你的缩放倍数是否固定，如果固定，可以用一个BRAM加一个FIFO的组合，FIFO深度设成缩放后的行长度，而不是原图行长度。不过面试官更可能追问边界像素怎么处理，你提前想好是复制还是填充，别到时候卡住。你目前是用纯Verilog还是HLS在做？

先别急着想怎么省BRAM，你确定自己的插值核是流水线结构还是需要等整行？很多应届生一上来就把行缓冲深度设成1920，其实如果插值核是纯流水线，数据流是连续的，你只需要在BRAM里存两行，然后用移位寄存器链做2×2窗口滑动，这样BRAM只负担整行存储，窗口内数据用分布式RAM或SRL16，不额外占BRAM。深度就是一行像素数，宽度是像素位宽，这个没法省，但你可以压缩位宽——比如输入是YUV420，只对Y分量做双线性插值，UV用最近邻，那行缓冲宽度从24bit降到8bit，BRAM占用直接砍掉三分之二。另外注意AXI4-Stream的tuser信号，用来标记帧起始和行起始，这样你才能准确判断边界条件。面试官特别喜欢问边界像素怎么处理，你可以说在行首和行尾各复制一次像素，或者用无效像素填充，但必须保证tlast和tvalid的握手时序不乱。一个小坑：有些开发板上的BRAM有最小深度限制，比如Xilinx 7系列BRAM最小深度是512，如果你行缓冲深度设成1920，宽度又不够，可能会浪费一个BRAM的剩余空间，这时候可以考虑把两个像素拼成一个36bit字写入，深度减半，省一个BRAM。你用的什么平台？Zynq还是Artix？这个会影响BRAM原语的选择。