2026年FPGA校招，面试官问Verilog实现AXI4-Stream FIFO时，空满标志的格雷码指针设计有哪些坑？

最近在准备2026年FPGA校招，刷了很多面经发现AXI4-Stream FIFO是高频题。我手写代码时，空满标志用二进制指针比较，但面试官说跨时钟域必须用格雷码。格雷码指针的二进制转格雷码电路怎么设计？空满判断时格雷码比较需要同步几拍？我试了用格雷码打两拍同步后，满标志总晚两个周期，会不会导致写溢出？求大佬分享真实面试评分标准和设计细节。