2026年，FPGA工程师面试被问手撕Verilog实现AXI4-Stream的实时视频缩放，双线性插值和行缓冲怎么设计才能拿满分？

面试官让你手撕双线性插值缩放，其实考察的核心不是你能不能写出一个能跑的模块，而是你知不知道FPGA资源是有限的，以及你怎么用流水线把时序压住。先说行缓冲，你写了双行缓冲但觉得浪费BRAM，这个感觉是对的。BRAM在中等规模的芯片上也就几十到几百个36Kb块，如果每行1920像素、24bit，光两行就要2192024约90Kb，占掉一块多，如果做4K就更多。面试官期待的优化方向是用分布式移位寄存器（SRL）做行缓冲，因为SRL直接塞进LUT里，不占BRAM，代价是只能存短行（比如1280以下），而且级联长度受限于LUT的6输入结构，通常拆成多个16深度的SRL32链起来。你可以在代码里用generate块例化一个参数化的SRL行缓冲，比如`genvar i; for(i=0;i<DW;i++) assign shift_reg[i] = {shift_reg[i][WIDTH-2:0], din[i]};`，面试官看到你主动用SRL代替BRAM，说明你理解LUT和BRAM的交换。流水线方面，双线性插值第一步得算水平和垂直权重，然后对四个像素加权求和。经典三级流水是：第一级同时计算水平权重和读取当前行、上一行的像素（注意对齐时序）；第二级做两次水平插值，也就是同一列上两个像素分别乘以水平权重再相加；第三级用垂直权重把两个水平插值结果加权输出。这三级之间用valid握手打拍，每拍都跟AXI4-Stream的tready/tvalid对齐。你可以在第一级用一个状态机判断当前像素是边界还是内部，边界直接复制，内部才进流水线，这样能省掉多周期惩罚。面试官问延迟的时候，你直接说三级流水加行缓冲深度决定的等待行数，总延迟是2行+3个时钟，说清楚就行。还有一个加分项是乘法用DSP48，双线性插值四个乘法可以拆成两个DSP48分时复用，因为权重是0到1之间的分数，你把它量化成8位或10位整数，乘法结果右移，这样每个DSP48可以处理两个乘法，面积省一半。你如果能把SRL行缓冲和DSP48复用这两点写在白板上，再画出三级流水时序图，面试官一般就会点头。追问：你目标分辨率是720p还是1080p？行缓冲深度差很多，SRL方案能不能覆盖取决于你选的具体器件LUT数量。

行缓冲用SRL32链，别一上来就开BRAM，面试官会觉得你资源感弱。三级流水：算权重、加权和、输出，中间用valid握手别丢数据。能说出用DSP48分时复用四个乘法就稳了。

从面试官视角看，你写出的行缓冲如果是直接用`reg [23:0] line_buf[0:WIDTH-1]`，那的确会被问为什么不用BRAM或SRL。实际上，FPGA里BRAM有固定数量，而LUT相对充裕，所以对于小于1024像素的行，用SRL实现行缓冲更灵活。你可以用Xilinx的原语SRL16E或SRL32E来例化，但手撕时最好用`( srl_style = "register" )`综合属性引导工具推断，或者直接写`always@(posedge clk) shift_reg[0] <= din; for(i=1;i<WIDTH;i++) shift_reg[i] <= shift_reg[i-1];`，综合器会自动映射到SRL。双线性插值的流水线安排上，我建议你先把像素读取和地址生成分开：用一个计数器产生当前缩放坐标，然后算四个邻域像素的地址，再通过行缓冲读出数据。注意边界处理，比如坐标超出范围就复制边缘像素，否则插值可能出黑边或错位。面试官让你画时序图，你就画一个两行数据写入行缓冲的时间窗口，然后标记出第一级流水线读取数据、第二级水平插值、第三级垂直插值和输出valid的对应关系。如果你还能说出在AXI4-Stream接口上把tuser信号同步进来做帧同步，那就更完整了。你的缩放倍率是整数还是分数？分数缩放的话，权重计算需要除法器，可以换成查表或CORDIC近似，面试时提一句这个取舍会比较加分。

其实你提到面试官说行缓冲浪费BRAM，我猜你写的是类似 reg [23:0] line_buf [0:1919] 这种，那确实会被追问资源意识。一个容易被忽略的点是：双线性插值需要两行数据同时有效，所以行缓冲必须能同时输出当前行和上一行对应位置的像素。如果你用BRAM做双口RAM，读口要按地址取像素，但AXI4-Stream是连续流，像素是按时钟节拍推进的，你反而要自己维护地址计数器，反而让控制逻辑变复杂。常见做法是直接用SRL做移位寄存器链，每拍推进一个像素，这样上一行和当前行的对应数据天然对齐在寄存器堆的不同深度上，根本不用算地址。代价是SRL最大深度受LUT结构限制，Xilinx的SRL32最多32拍，你要存1920像素就得拆成60个SRL32级联，每个像素的每个bit都要走一条链。写代码时可以用generate循环，把输入像素按位拆开，每个bit对应一个SRL32链。面试时你把这个拆链思路讲清楚，再提一句可以参数化行长度，面试官会觉得你对底层结构有感觉。另外流水线延迟你算过吗？从像素输入到输出插值结果，三级流水大概2-3个时钟，但行缓冲本身会引入整行的延迟，实际从输入帧头到输出第一行结果要等两行时间，这个你在面试时主动说出来，比被问到再答要好。你现在用的工具链是Vivado还是Quartus？不同厂家的SRL原语名字不一样，但综合属性写法可以通用。

行缓冲用BRAM不是不行，但你得算清楚：1920x24bit的行，BRAM要占一个36Kb块，如果做4K就更多。面试官想听的其实是你会不会用SRL32代替BRAM来省资源，同时把流水级数说清楚。你直接说用generate拆位做SRL链，再加三级流水计算权重，就能拿分了。

你提到面试官问流水线延迟没说清楚，这个细节其实比行缓冲选型更致命，因为双线性插值的流水线设计直接决定了你能不能跑满像素时钟。我来拆一下典型的三级流水怎么安排。第一级：收到AXI4-Stream的tvalid和tdata后，先计算当前像素在新图中的映射坐标，这步需要浮点或定点除法，但FPGA里做除法很贵，所以实际工程里会预先把缩放系数算好存成倒数，用乘法代替除法。同时这级要把当前行像素写入行缓冲的写端口，并从行缓冲的读端口取出上一行的对应像素。注意写和读是同一个地址，因为行缓冲深度等于行宽，写指针和读指针差一行长度，所以你用两个计数器就能自然对齐。第二级：根据映射坐标的小数部分，查权重表算出四个权重值。这里如果你用DSP48分时复用，一个时钟算一个乘法，四个权重要四个周期，那你的插值计算就要拆成四拍，流水线深度就变成6级了。面试官期待的优化是：权重计算和加权求和合并，用两个DSP48并行算水平方向和垂直方向的加权和，这样两个周期就能出结果。第三级：把水平方向的两个中间结果再做一次加权，输出最终像素，同时拉高tvalid。整个流水线从输入到输出大概4-5个时钟，但行缓冲的整行延迟要另外算。面试时你可以画个时序图，标出每个像素在流水中经过的拍数，以及tready反压时怎么暂停写指针。另外有一个常见误区：很多人以为双线性插值必须等两行数据都收完才能开始算，其实不是——你可以在收第二行第一个像素的同时，用行缓冲里存的第一行第一个像素和当前像素做水平插值，等第二行第二个像素到了再补垂直插值，这样输出只比输入延迟一行加几个时钟。你现在写到什么程度了？是已经能仿真跑通但面试被问住了，还是代码还没开始写？如果还没写，我建议你先拿一张小图（比如64×64）在仿真里验证插值效果，再看资源报告，这样面试时讲起来有底气。

面试官揪着行缓冲不放，其实是想看你有没有「资源换算」的意识。你写双行缓冲占BRAM，他问的是「能不能用SRL32省下来」。实际做视频缩放，行宽小于1024时SRL链比BRAM灵活，因为BRAM块数有限，LUT相对多。你可以在代码里用generate按bit拆成多条SRL32级联，每拍推进一个像素，上一行和当前行的数据自然错开一行深度，根本不用地址计数器。流水线方面，三级就够了：第一级取两个行缓冲的对应像素和映射坐标小数部分，第二级用四个乘法算加权和，第三级输出。能说出用DSP48做这四个乘法、分时复用还是全并行取决于你剩多少DSP资源，面试官就会觉得你考虑过资源权衡了。你目前用的FPGA型号是哪个家族的？不同系列SRL32的级联上限不一样。

说个容易被忽略的点：双线性插值的权重计算其实可以用查找表代替实时乘法。如果你把缩放系数固定下来，比如从1080p缩到720p，那每个像素的权重是重复的，完全可以预先算好存成ROM，查表拿到四个权重值，然后只用一个乘法器做加权求和。这样流水线反而更短：第一级取像素和查表，第二级做加权和，第三级输出。面试官会觉得你懂得用面积换时序或者用ROM省DSP。不过缺点是缩放比一变就要重新生成ROM，不适合动态缩放。如果你面试时主动提这个取舍，比单纯背流水线结构更能拿分。另外行缓冲用SRL链时，注意Xilinx的SRL32只有同步读，你取上一行数据时实际是取深度为行宽的移位寄存器的输出端，所以上一行和当前行天然错开一个时钟，你需要在流水线里补偿这一拍的延迟。你写的时候有没有遇到时序违例的问题？

其实你纠结行缓冲用BRAM还是SRL，面试官更深层的考察点是「你是否理解AXI4-Stream的背压处理对行缓冲的影响」。很多校招生的代码只写valid和ready握手，但没考虑行缓冲被反压时怎么保持数据一致性。我来拆一个实际工程里踩过的坑：当你用双行缓冲做交替写入时，如果上游tready拉低，当前行缓冲的写指针停住，但读指针还在走（因为下游还在消耗数据），这时候两行数据就错位了。正确做法是行缓冲的写使能要和tvalid&tready同步，同时行缓冲的读使能也要受下游tready控制，这样反压时整个流水线才能一起停住。流水线安排上，我建议你把行缓冲的读写指针和AXI4-Stream的tuser（帧同步信号）绑在一起，每帧开始清空指针，避免跨帧残留数据。至于资源优化，如果你的行宽超过2048像素（比如4K），SRL32级联太多会导致LUT布线拥塞，这时候反而应该用BRAM，但BRAM要配成真双口模式，一个口写当前行、一个口读上一行，地址用两个计数器分别维护，写地址比读地址超前一行长度。面试官如果追问你「为什么不用SRL」的时候，你能说出上述行宽临界值判断，他就知道你真的做过时序收敛。另外有个面试技巧：手撕代码时可以画一个三拍流水线的时序图，标出每个时钟沿上行缓冲的读写地址和插值结果，比光写代码更能展示你的硬件思维。你目前练习用的仿真工具是哪家的？Vivado的SRL映射有时和综合选项有关。

面试官问行缓冲，其实是想听你说出「行宽小于1024用SRL32链，大于1024用BRAM双口」这个分界线，再补一句「根据AXI4-Stream的tready反压同步读写指针」就稳了。双线性插值三级流水里权重计算那级建议用查找表代替乘法器，面试官会觉得你懂面积换时序。你目前有试过用Vivado的UltraRAM或者M系列器件的SRL64吗？不同家族取舍差挺多的。