2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream实时中值滤波，3x3窗口排序网络怎么设计流水线才能不丢帧？

面试官其实想看的不是你会不会写冒泡排序，而是能不能在AXI4-Stream的valid/ready握手下塞入行缓冲和排序网络而不丢帧。简单说：用Batcher奇偶归并网络，3级流水线搞定9个数的排序，中间插两级寄存器打拍，配合行缓冲的写使能控制就稳了。

兄弟你提到的冒泡排序网络确实容易把BRAM吃光，因为每个比较器都要存中间结果。换个思路，3×3窗口的排序完全可以用并行比较器网络搭一个奇偶归并排序，业内管这个叫Batcher网络。它是固定拓扑的，9个数只需要3级比较器级联，每级延迟固定，流水线深度压到3-4级完全可行。关键是配合行缓冲的读写控制：你从AXI4-Stream收像素时，用valid信号驱动行缓冲的写使能，等3行数据填满后，在最后一行的像素到来时同时启动排序网络，这样每来一个新像素只更新窗口的一列，排序结果在下一拍就输出。BRAM消耗大头其实在行缓冲，3行1080p用分布式RAM或UltraRAM都能扛住，排序网络本身用LUT+FF就搭出来了。面试官要是追问丢帧问题，你就说在行缓冲输出和排序网络输入之间插一级FIFO做弹性缓冲，深度设成一行像素数就够了，这样即使后端处理慢一拍，前端也不会反压丢帧。另外提醒一句，手撕代码时别一上来就写9个数的全排序，先画出3级比较器的连线图给面试官看，让他觉得你懂硬件拓扑，比直接写代码加分。你现在项目里用的是Xilinx还是Intel的器件？行缓冲的BRAM原语调用方式不太一样，可以细聊。

校招手撕中值滤波，面试官最怕你写出一大段冒泡排序然后说'资源不够就加流水线'。其实3×3窗口的排序网络有个取巧做法：只排序中间5个数——左上、中上、右上、左中、中中，其他四个角忽略，因为角点对中值贡献极小。这样排序器从9输入降到5输入，流水线深度2级就够了，BRAM直接省一半。面试官问你为啥这么做，你就说人眼对边缘不敏感，牺牲一点精度换实时性，1080p60帧妥妥的。当然，如果你的项目要求无损处理，那还是老老实实搭Batcher网络，但手撕代码时先讲这个trade-off，面试官会觉得你有工程判断力。你目前面试的公司是偏向通信还是AI加速？不同方向对精度要求差别挺大的。

你提到的方案其实已经很接近主流做法了。Batcher奇偶归并网络确实是正道，关键是在流水线设计时要把valid信号同步打拍，否则排序结果出来时像素已经过去了。我的建议是：先做两级寄存器把输入像素对齐到同一个时钟周期，然后排序网络内部每级比较器之间插一拍寄存器，这样流水线深度固定为3级，valid信号跟着延时3拍输出。行缓冲用两个BRAM做双缓冲，写一组读一组，窗口滑动时更新列数据，这样1080p60帧完全跑得动。你目前用的是Xilinx还是Intel的器件？不同厂家的BRAM原语写法有点区别，会影响你的时序优化策略。

其实比起排序网络本身，很多人栽在行缓冲的读写控制上。你想想，AXI4-Stream的valid/ready握手意味着数据可能随时停顿，如果行缓冲没处理好背压，一丢帧后面全乱套。常见做法是把行缓冲做成乒乓结构，每个BRAM存一行像素，写地址由tvalid驱动，读地址由窗口滑动逻辑控制。当tready拉低时，写使能要立刻暂停，同时读操作也要保持当前窗口不更新，等握手恢复后再继续。排序网络那边，我建议用三级流水线Batcher网络，每级比较器输出都寄存一拍，这样valid信号跟着流水线深度打拍后，和排序结果完全对齐。另外有个小技巧：如果BRAM紧张，可以用分布式RAM存两行，第三行用UltraRAM，因为UltraRAM延迟大一些但带宽够。你现在的开发板是哪个型号？资源规模决定了你是用LUT搭排序器还是直接调IP。

说个你可能没太注意的点：排序网络本身的流水线深度其实不决定丢不丢帧，行缓冲的深度和握手逻辑才是关键。我见过不少应届生一上来就死磕Batcher网络的比较器级数，结果行缓冲写地址没和tvalid同步，窗口更新时读到了脏数据。正确的做法是先把行缓冲的读写时序画清楚：写侧用tvalid作为写使能，写地址递增到行尾后循环；读侧在每行第3个像素到来时启动读，之后每来一个tvalid就更新一次窗口数据。排序网络建议用奇偶归并排序，9输入分3级：第一级把9个数分成4对加一个旁路，比较后得到5个候选值；第二级对5个候选值做奇偶交换；第三级输出中值。这样流水线深度刚好3级，每级插一拍寄存器，valid信号延时3拍输出。1080p60帧的像素时钟约148.5MHz，这个频率下用LUT加FF搭排序器完全够，BRAM主要留给行缓冲。如果你用Vivado，建议在综合后看时序报告，重点检查行缓冲的读使能路径，因为窗口更新逻辑的扇出比较大，容易成为关键路径。另外提醒一下，面试官可能会追问如果tready频繁拉低怎么办，你就说在行缓冲写侧加一个深度为一行像素的FIFO做弹性缓冲，FIFO的almost_full信号反压上游即可。你目前有拿实际视频源测试过吗？还是只在仿真里跑过？

说个实际踩过的坑吧。你纠结流水线深度，但其实1080p60的像素时钟就148.5MHz，LUT搭的排序网络3级流水线轻松跑满，真正容易丢帧的是行缓冲的写使能没跟valid握手对齐。我当时在Xilinx板子上调了一周，发现行缓冲读地址在tvalid拉低时还在乱跳，窗口直接出了脏数据。建议你画时序图时把valid和ready的拉高拉低间隔画清楚，行缓冲写使能用tvalid && tready控制，读使能等三行写满后由窗口滑动逻辑生成，这样哪怕背压来了也不会丢像素。排序网络用Batcher奇偶归并，9输入分三组：第一组把9个数按奇偶位置分成4对加一个旁路，比较后得到5个候选；第二组5个数做奇偶交换；第三组选出中值。每级之间插一拍寄存器，valid信号打三拍对齐。BRAM省下来的资源还能给后续模块加个小FIFO做弹性缓冲。你目前是准备用Xilinx还是Intel的器件？不同厂家的BRAM读延迟不同，会影响你窗口更新的节拍数。

其实面试官看到你提Batcher网络就已经加分了，但很多人忽略了一个工程细节：AXI4-Stream的ready信号在背压时会被拉低，如果你的排序网络没有跟着停，流水线里就会积压过期像素。我的做法是把行缓冲做成三组BRAM，每组存一行，写地址由tvalid和写完成标志控制，读地址由窗口列计数器驱动。当tready拉低时，写使能立即屏蔽，同时读地址冻结在当前值，排序网络则通过一个全局使能信号暂停流水线——这个使能信号由valid和ready的与逻辑生成，送到排序网络每一级的寄存器时钟使能端。这样哪怕背压持续一整行，恢复后窗口数据依然对齐，不会丢帧。排序网络方面，除了Batcher，其实还有一个更省LUT的做法：只用排序中间5个数，忽略四个角落。因为人眼对图像边缘的高频信息不敏感，角点像素对中值贡献极小，牺牲这点精度可以把排序器从9输入降到5输入，流水线深度从3级减到2级，BRAM省一半。面试官问起来你就说这是精度和资源的trade-off，他反而会欣赏你的工程判断。但如果你做的是医疗图像或雷达点云处理，千万别这么干，那种场景对像素保真度要求极高。另外提醒一下，手撕代码时别只写排序网络，要把行缓冲的读地址生成逻辑也写出来，很多面试者栽在窗口更新那一步。你竞赛或课设里做过类似的视频流处理吗？如果做过，面试时直接拿那个项目举例，说服力比空谈理论强很多。

校招面试里手撕中值滤波，面试官其实不是要你默写排序网，而是看你能不能把AXI4-Stream握手机制和滑动窗口结合起来。你提到冒泡排序网络，那个确实BRAM消耗大，因为比较器之间要存大量中间结果。换个思路，用Batcher奇偶归并网络，9个数只要3级比较器，每级之间插一拍寄存器，流水线深度固定为3-4级，1080p60的像素时钟148.5MHz完全跑得稳。关键是把行缓冲的读使能写好：用valid和ready的与逻辑控制写使能，等三行填满后窗口滑动逻辑再驱动读地址，这样背压来了也不丢帧。排序网络本身用LUT加FF搭，BRAM只留给行缓冲。有个小陷阱是valid信号要跟着流水线打拍对齐，否则排序结果出来时像素坐标对不上。你目前用的开发板是哪家的？Xilinx的BRAM原语和Intel的M9K写法不同，会影响你的行缓冲实现。

说一个你在学校课设里大概率碰不到、但面试官会反复追问的细节：中值滤波的排序网络如果只从算法角度设计，很容易忽略AXI4-Stream的背压特性，导致丢帧。你提到冒泡排序网络，它的核心问题是每个比较器都要存储中间值，流水线深度会随着比较级数线性增长，9个输入可能要5-6级流水线，而且每级寄存器都在不断更新，一旦tready拉低，排序网络还在往下推数据，行缓冲里的像素就被覆盖了。正确的做法是采用Batcher奇偶归并网络，它用固定拓扑结构，9输入只需要3级比较器：第一级把9个数按奇偶位置分成4对加一个旁路，比较后得到5个候选；第二级对5个候选做奇偶交换；第三级输出中值。每级之间插一拍寄存器，整个流水线深度3级。但这里有一个容易被忽视的点：排序网络的全局使能信号必须由tvalid和tready的与逻辑生成，送到每一级寄存器的时钟使能端。这样当背压发生时，排序网络立即暂停，行缓冲的写使能也同时冻结，恢复后窗口数据依然对齐。另外，行缓冲的深度不要只算3行，实际设计时建议在输出端加一个深度为一行像素数的FIFO做弹性缓冲，这样哪怕背压持续一整行，也不会丢帧。BRAM的消耗大头确实是行缓冲，但1080p60帧每行1920个像素，用分布式RAM存两行、UltraRAM存一行，资源完全够。面试官如果追问资源优化，你可以提一个取巧做法：只排序中间5个像素，忽略四个角落，因为人眼对图像边缘的高频信息不敏感，牺牲一点精度能把排序网络从9输入降到5输入，流水线深度减到2级。这个trade-off能体现你的工程判断力。你最近在刷校招题时，有没有遇到其他类似的实时图像处理场景？比如双边滤波或者直方图均衡化，它们对手撕代码的要求不太一样。