2026年FPGA校招，面试官让手撕Verilog实现AXI4-Stream实时视频降噪，非局部均值算法流水线怎么设计才能不丢帧？

先说一个容易被忽略的点：你问'行缓冲要开多大才能覆盖搜索窗口'，实际上对于非局部均值，行缓冲深度等于图像宽度乘以（搜索窗口行数-1）再加当前行缓存，以7×7窗口为例，需要6行整行缓存加上当前行的一行，也就是深度为W6+W，总深度7W，而非简单的7行。但面试官更想看你有没有意识到，AXI4-Stream是逐像素流，不能随机访问相邻行，所以必须用行缓冲把整个搜索窗的数据对齐。我建议你画一个三级流水：第一级是输入像素写入行缓冲组，用双口BRAM实现，每个时钟读写一个地址；第二级是滑动窗口生成器，从行缓冲中同时读出7×7个像素，这里注意用寄存器打拍把不同行的数据对齐到同一时钟周期；第三级是并行相似度计算，用49个DSP48同时做减法绝对值，然后加法树累加，最后用查找表得到权重。权重累加那块，把中心像素的邻域权重与对应像素值乘积累加，这里可以用乘法器+累加器，但要小心累加位宽扩展到32位以上，否则归一化时精度不够。1080p60像素时钟约148.5MHz，你的流水线每级插一级寄存器就能满足时序，关键是行缓冲的读使能要跟输入tvalid配合好，别让窗口还没填满就输出结果。追问一句：你打算用BRAM还是分布式RAM做行缓冲？两者在时序和面积上的取舍你了解吗？

搜索窗口9×9的话，行缓冲深度至少要8行图像宽度再加一行当前缓存，总深度9W，用BRAM组实现。相似度那块别用平方，用绝对值求和然后用查找表映射权重，省DSP还能压时序。面试官现场手撕的话，先画个流水线框图，再写行缓冲的地址生成逻辑，代码量不大。

我去年秋招被问到过类似题，我的建议是别一上来就想完整代码，先给面试官讲清楚数据流：AXI4-Stream进来的像素先写进行缓冲组，比如7×7窗口需要6行FIFO深度等于图像宽度，再加一行寄存器组存当前行。相似度计算时，把窗口内49个像素和中心像素的差值用绝对值求和，然后查表得到权重，这里查找表用BRAM实现就行。权重累加部分需要两个累加器，一个累加权重值，一个累加加权像素和，最后做除法。为了保证不丢帧，你的流水线延迟必须小于一帧的时间，1080p60一帧约16.7ms，你的流水线最多几十个时钟延迟，所以关键是把行缓冲深度算对、让数据流不停顿。另外面试官很可能会问你行缓冲的BRAM位宽怎么选，记得说用双端口BRAM，一个端口读旧数据、一个端口写新数据，避免读写冲突。你目前对AXI4-Stream的握手信号tready/tvalid的背压处理有概念吗？

不建议一上来就纠结行缓冲到底要几行，你先跟面试官确认一帧图像的分辨率和像素时钟。1080p60的像素时钟大约148.5MHz，你的流水线必须在每个时钟周期处理一个像素，任何停顿都会丢帧。数据依赖主要在相似度计算那块，我的做法是把7×7窗口的49个像素全部寄存器化，然后用加法树做绝对值求和，这里用组合逻辑直接算，关键路径太长的话就插一级寄存器做流水线。权重累加用两个累加器，一个累加权值，一个累加权加权像素和，最后除法用查表或者直接调除法IP。你担心除法延迟大，其实归一化可以放到帧消隐期做，把累加结果缓存到BRAM里，等下一帧的消隐期再算权重和除法，这样流水线就不需要等除法结果了。另外行缓冲深度确实等于图像宽度乘(窗口行数-1)再加一行，但面试官更想听你怎么用双端口BRAM实现无冲突读写，建议你画个时序图说明读地址比写地址滞后一个像素时钟，这样每个时钟都能同时读写。你目前对AXI4-Stream的tready/tvalid握手怎么处理？如果还没想好，建议先看Xilinx的AXI4-Stream视频核手册，那里有现成的时序约束写法。

你这个问题其实暴露了一个校招常见误区：总想一次性写出完整Verilog，但面试官想看的是你怎么拆解数据流和时序约束。拿非局部均值来说，最坑的地方不是相似度计算，而是行缓冲的BRAM位宽和地址生成。1080p60一行1920像素，每个像素8位的话，一行就需要1920字节，7×7窗口需要6行缓冲加当前行，总BRAM深度是19207，也就是13440字节。但BRAM深度通常不是随便设的，你要用Xilinx 36Kb BRAM的话，位宽选多少？如果选8位宽，深度就是4096，不够存一行；选18位宽，深度2048，够存一行但浪费一半。常见做法是用18位宽存两个像素，或者用两个BRAM拼接成深度4096、位宽8的伪双口RAM。面试官问到这里，你就得讲清楚地址映射：写地址从0递增到1919，读地址比写地址滞后一个时钟周期，这样每个时钟都能同时读写。相似度计算那块的并行化，我建议你用一个7×7的寄存器阵列从行缓冲里拍出数据，每个时钟周期更新一列，这样49个像素都是当前时钟对齐的。然后49个减法器同时算绝对差值，再用一个加法树做两级求和，第一级7个加法器分别算每行的7个差值之和，第二级1个加法器把7个行和加起来，最后用查找表映射权重。查找表用BRAM实现，地址位宽7位就够了，因为7×7窗口的最大绝对差值和是49255=12495，但你可以截断到7位来节省BRAM。权重累加器用两个32位累加器，一个累加权值，一个累加权加权像素和，注意累加器要清零信号，每处理完一个中心像素就复位。最后归一化除法，如果不想用除法器，可以预先把权值倒数存成查找表，用乘法代替除法。你目前仿真验证过行缓冲的读写时序吗？建议先用Vivado的Block Design Generator生成一个AXI4-Stream FIFO，看看它的tready/tvalid互锁逻辑怎么写，这个比算法本身更常考。

你问流水线怎么切才能不丢帧，我建议先把1080p60的像素时钟算清楚，大约148.5MHz，意味着每个时钟周期必须处理一个像素，任何停顿都会导致行缓冲溢出或握手失败。非局部均值的核心瓶颈不在行缓冲深度——7×7窗口你准备6行FIFO加1行寄存器组，深度等于图像宽度1920，这很标准——而在相似度计算的那49个减法器和加法树。如果你用组合逻辑直接算，关键路径可能超过6.7ns，时序必崩。我的做法是把减法绝对值、平方、累加这三步各插一级寄存器，把流水线切成三级，延迟增加3个时钟，但频率能跑到200MHz以上。权重累加那里有个取舍：你可以用两个累加器分别累加权值和加权像素和，但除法器延迟很大，别放在流水线主路径上。常见做法是把累加结果缓存到BRAM里，等帧消隐期用状态机算归一化，输出端再用另一个FIFO把结果流出去，这样主流水线只做加减和乘法，延迟可控。另外AXI4-Stream的tready/tvalid握手要处理好，你的降噪模块在tready拉高时才能消费数据，如果内部流水线满了，必须反压上一级，否则会丢像素。建议在输入侧加一个深度为4的FIFO做弹性缓冲，避免突发数据卡住。顺便问一句，你准备用几个BRAM实现行缓冲？如果是单端口BRAM，读写地址冲突怎么解决？

面试官手撕非局部均值，99%不会让你写完完整代码，他只想看你画流水线框图、讲清楚行缓冲地址生成和DSP48的级联方式。你背一个7×7窗口的Verilog行缓冲模板，再讲明白相似度用加法树分三级累加，基本就能过。不用纠结除法器，说用查找表映射权重就行。

我去年面试被问到类似题，当时踩了个坑，想跟你分享一下。面试官让我写非局部均值的行缓冲，我直接说深度等于图像宽度乘以(窗口行数-1)，他追问：那你用几个BRAM实现？每个BRAM位宽和深度怎么配置？我当场懵了，因为课堂上学BRAM都是当黑盒用，没想过实际选型。后来复盘才明白，以Xilinx 36Kb BRAM为例，深度2048时位宽最大18位，深度4096时位宽9位。1080p一行1920像素，每个像素8位，你如果用9位位宽、深度4096的BRAM，存一行需要1920个地址，但BRAM深度4096会浪费一半空间，而且地址范围超过2048时读写地址不能同时在一个BRAM内做双口。正确做法是用两个BRAM拼接：第一个BRAM存地址0~2047，第二个存2048~3839，写地址循环递增，读地址比写地址滞后一个时钟周期，这样每个时钟都能无冲突读写一行数据。7×7窗口需要6行缓存，那就是6组这样的双BRAM对，再加上当前行的寄存器组，总BRAM资源大约12个36Kb BRAM，对于Zynq-7020来说还能接受。面试官听到你连BRAM内部结构都拆开讲了，态度会明显不一样。另外相似度计算那块，我建议别用平方，用绝对值求和然后用查找表映射权重，因为平方要用DSP48做乘法，1080p60下49个像素同时算平方会消耗大量DSP，而绝对值只用LUT和进位链，资源更省。查找表用BRAM实现，以7×7为例，最大绝对值和是49255=12445，你需要一个深度16K、位宽8的ROM来存权重，这刚好用一个36Kb BRAM搞定。权重累加后做除法，我推荐用CORDIC除法IP核，延迟大约12个时钟，可以放在帧消隐期处理，不影响主流水线。你目前对行缓冲的BRAM地址映射和读写时序有概念吗？如果没写过，建议在Vivado里搭个仿真，把地址生成和读数据打拍对齐的逻辑跑通，面试时能说清楚这一步，基本就稳了。

其实面试官让你手撕非局部均值，多数情况下不是真让你把完整代码默写出来，而是想观察你遇到数据依赖时的拆解思路。我说个容易被忽略的点：相似度计算那块，你如果用平方差再加和，DSP48资源消耗很猛，7×7窗口49个像素，每个像素8位，差值的平方最大到65025，累加结果可能超过17位，后续权重查找表的地址范围也跟着变大。我见过有人改用绝对值差，然后查表映射到权重，虽然精度稍微损失一点，但DSP48只用做加法树累加绝对值，功耗和时序都好很多。另外行缓冲深度你按7行算没错，但面试官可能会追问一句：如果像素位宽是10位或者12位呢？这时候一个BRAM存一行可能就不够了，得考虑用两个BRAM拼接或者改用URAM。建议你准备的时候，把行缓冲地址生成逻辑的Verilog写熟，特别是读地址比写地址滞后多少个周期、边界像素怎么处理，这些细节比完整算法更常被问到。你目前有试过用Vivado跑一下1080p60的行缓冲时序吗？