2026年，FPGA做实时视频HDR融合，多曝光帧对齐时行缓存爆炸怎么办？求具体优化方案

看到你提到行缓存爆炸，我猜你用的是最直接的双帧或三帧全分辨率行缓冲去做运动估计，比如一次存下16行甚至32行，三路曝光叠加起来BRAM当然扛不住。Zynq的BRAM总共也就几十兆比特，三路1080p每路存十几行就差不多见底了。

核心思路其实不是「省BRAM」，而是「把BRAM用来做计算密集型的小窗口，把存储密集型的大窗口交给DDR」。具体来说，你可以把运动估计拆成两步：第一步是粗对齐，用降采样后的图像在DDR里做，每帧只保留一个低分辨率版本，存几帧都没问题；第二步是精细对齐，在BRAM里只保留当前处理窗口附近的小区域，比如3×3或5×5的patch。这样BRAM只负责几行数据，而不是几十行。

流水线划分上，常见做法是让DMA以行（或条带）为单位，从DDR搬数据到BRAM的乒乓缓冲。你需要设计好行缓存的大小：假设你用的运动估计算法需要上下各参考N行，那行缓存深度就是2N+1行。三路曝光可以共用一组DDR读写控制器，但每个曝光通道要有独立的行缓存，因为三路数据到达时间不同。时序控制的关键是让DMA的读请求尽量提前——当当前行处理到一半时，预取下一行。可以用AXI4-Stream的ready/valid握手机制来反压，避免数据淹没。

还有一个容易被忽略的点：多曝光帧的对齐不一定要在全分辨率下做。很多HDR融合算法其实允许亚像素对齐误差，你可以先对每帧做2×2下采样，在下采样域做运动估计，得到的运动矢量再映射回全分辨率。这样行缓存深度直接减半，BRAM压力骤降。代价是运动估计精度略降，但对于大多数场景（非高速运动）完全够用。

你现在的Zynq具体型号是多少？如果是7020，BRAM只有140块，三路1080p用16行缓冲大概需要每路50块左右，加起来就超了。可以考虑换用K7或者ZU系列，或者干脆把运动估计放到PL端用逻辑资源做，不用BRAM做缓存——但那样LUT消耗会很大。

追问一句：你的三路曝光是同时采集还是分时采集？如果是分时采集（比如交错帧），对齐的搜索范围可以缩小，因为帧间时间差固定，运动矢量范围有上限。

行缓存爆炸是经典问题，别硬扛。方案就两个方向：一是把存储从BRAM搬到DDR，二是缩小对齐窗口。

搬DDR的话，设计一个AXI DMA控制器，每次只从DDR读当前处理窗口所需的几行数据，写入BRAM的行缓存。行缓存深度等于运动估计搜索窗口高度加1。比如搜索范围是±4行，那深度就是9行。三路曝光轮流读，DMA带宽要算好：1080p60每像素12bit，三路总共约每秒3Gbps，普通DDR3够用。

缩小窗口的话，试试用图像金字塔做分层运动估计。底层用低分辨率算粗位移，顶层用高分辨率算精细位移。底层缓存深度可以小到3-5行，BRAM压力直接降一个数量级。

你现在的运动估计算法是光流法的还是块匹配的？块匹配的搜索范围通常可以设很小，因为HDR场景下帧间差异主要是曝光不同，不是运动剧烈。

先降采样再做对齐，行缓存就够用了。别想着存全分辨率几十行，那BRAM肯定炸。DDR3带宽跑1080p三路绰绰有余，关键是DMA要设计成乒乓缓冲模式，别让PL等数据。

说实话，行缓存爆炸这个问题，在我第一次做三帧HDR时也踩过，Zynq的BRAM总共就那么点，三路1080p各存十几行基本就是往墙上撞。你提到的分时复用和DDR3缓存是对的，但流水线怎么切才是关键。我给你一个实际跑过的划分思路，不绕弯子。

核心是把运动估计拆成两个阶段：粗对齐放在DDR里做，精对齐放在BRAM里做。粗对齐阶段，三路曝光帧分别降采样到1/4分辨率（比如540p），然后只把降采样后的帧写入DDR，每帧只占原来1/16的存储量。你可以在DDR里维护一个三帧的环形缓冲，每个帧存一整个低分辨率版本，这样运动估计的搜索范围可以做到很大（比如±32像素），但DDR带宽只增加了不到200Mbps，完全扛得住。粗对齐算出一个全局位移向量，然后传给精对齐阶段。

精对齐阶段在PL侧，BRAM只负责当前处理窗口附近的小区域。具体做法是：根据粗对齐算出的偏移量，从DDR里读取当前曝光帧对应位置的一个小patch（比如16×16或32×32），存入BRAM的行缓存里。这个行缓存的深度只需要等于patch的高度加行重叠量，比如32行就够了。三路曝光轮流读，但每次只读一路的一个patch，所以BRAM总量是32行乘以像素位宽乘以三路，算下来大概几十Kb，远小于BRAM总量。DMA时序上，你需要设计一个AXI读控制器，每次发起读请求时，按行地址连续读，读完一行后更新地址偏移。这里有个容易忽略的点：粗对齐阶段计算出的位移向量可能有亚像素精度，精对齐时需要用插值，所以行缓存里要额外多存一行做双线性插值，否则边界会出问题。

你现在的运动估计用的是块匹配还是光流？块匹配的话，搜索范围设成±4像素就够，因为HDR帧间差异主要是曝光不同，不是大运动。如果还是爆，可以考虑把patch缩小到8×8。另外，DMA的乒乓缓冲要设计成双buffer，一个在计算时另一个预取下一行，否则流水线会断。

你目前降采样是用双线性还是最近邻？这个会影响粗对齐精度，建议用双线性，虽然多占一点逻辑资源，但能减少精对齐时的插值误差。