2026年FPGA校招，面试官问手撕Verilog实现AXI4-Stream实时图像中值滤波，排序网络怎么设计才不丢帧且资源最省？

其实校招手撕中值滤波，面试官大概率不是真让你写出完整AXI4-Stream握手逻辑，而是看你排序网络和时序控制思路。3×3中值滤波核心是9个数取中值，排序网络用全比较器面积大但延迟低，适合流水线打拍；流水线排序（比如冒泡排序的硬件展开）面积稍小但延迟多几个周期。在AXI4-Stream下保不丢帧，关键在于valid-ready握手的backpressure处理——你计算模块内部一定要在输入数据无效时保持输出valid为低，同时能暂停上游数据。资源最省的做法是用三级两两比较的排序树，只保存当前窗口的9个像素作为移位寄存器，不需要帧缓存，BRAM只用单端口存一行数据，这样LUT和BRAM都压得住。还有一个容易翻车的地方：中值滤波输出比输入有固定延迟，如果面试官问你怎么对齐帧起始和行有效信号，你得提前打拍同步tlast和tuser。你可以试试写一个简单的参数化排序单元，面试时讲清楚面积和时序的取舍就行。你目前在练哪个厂家的开发环境？

先说结论：手撕AXI4-Stream中值滤波，面试官最想看到的是你理解握手协议和排序网络的trade-off，而不是背代码。排序网络选型上，全比较器（也叫排序网阵）用组合逻辑直接比较9个数，需要36个比较器，资源大但一个时钟出结果；流水线排序用三级比较器链，面积省三分之一，但延迟多两拍。在AXI4-Stream里，因为图像数据是连续stream，你必须在每个时钟周期都输出有效结果才能保不丢帧——如果排序网络延迟大于一拍，你就得用FIFO或者寄存器链缓冲中间数据，这会吃掉更多LUT和BRAM。所以常见做法是：用三级流水线排序树，每级只做两两比较，然后插寄存器打拍，这样既能跑高频又能用backpressure控制。资源最省的关键不是排序算法本身，而是窗口缓存的设计。3×3窗口需要缓存两行像素，用移位寄存器实现行缓存最多用两片BRAM（每片配置成简单双端口，深度等于图像宽度），窗口内9个像素用寄存器组。如果你用真双端口BRAM做行缓存，面积还能再省一点。面试官追问时可能会问：如果图像分辨率很大，比如4K，你怎么优化BRAM深度？答案是用行缓存的行数不变，但深度设成最大图像宽度，或者改用分布式RAM加行FIFO。代码框架网上很多，但建议你自己写一个参数化的排序单元，面试时能现场推导。另外提醒一点，AXI4-Stream的tkeep信号在图像应用里一般全1，你可以简化处理，但tlast和tuser必须对齐。你目前在准备哪个阶段的面试？

排序网络用三级流水线比较器就行，全比较器太费LUT，校招面试不会要求最优解，能讲清楚握手和窗口缓存就算过关。BRAM省不省看你行缓存怎么配，别死套代码。

我猜你纠结全比较器还是流水线排序，其实是把问题想反了——面试官真正看的是你知不知道瓶颈在哪。3×3中值滤波，排序网络本身在资源里占比很小，真正吃资源的是窗口缓存和AXI4-Stream的握手逻辑。全比较器36个比较器，三级流水线排序大概省三分之一LUT，但省下来的这点面积，可能被你行缓存里多配一个BRAM给吃回去了。所以第一步不是选排序方案，而是算清楚你的行缓存用移位寄存器还是BRAM：如果图像宽度小于512像素，用分布式移位寄存器（SRL）几乎不占BRAM；宽度大了才切BRAM。第二步才是排序网络，我个人建议你写三级流水线排序树，因为代码结构清晰、时序好收敛，面试时容易讲清楚每级在做什么，而且backpressure更容易处理——每级输出都打一拍寄存器，valid和ready跟着拍过去，不会出现组合逻辑环路。真正容易翻车的点有两个：一是你排序网络输出比输入延迟了三拍，那帧同步信号（比如tlast、tuser）也要跟着打三拍对齐，很多人忘了这步导致帧错位；二是AXI4-Stream的ready信号不能随便拉高，必须在你内部缓冲未满时才拉高，否则上游数据涌进来就把窗口冲乱了。你写代码框架时，先画一个时序图，画清楚每个时钟周期窗口里9个像素怎么更新、valid怎么传递，比直接敲代码重要十倍。你目前准备到哪个阶段了？是刚看完理论还是已经在写代码了？

面试官要的不是最优解，而是你懂取舍。我建议你写一个三级流水线排序树，每级只做两两比较，中间全插寄存器，这样时序和资源都好控制。窗口缓存用移位寄存器实现两行延迟，别一上来就配BRAM——很多面试题里的图像宽度是640或720，SRL完全够用。AXI4-Stream的backpressure处理，关键在于设计一个双缓冲区域：当前窗口处理时，下一组9个像素已经准备好，这样valid可以连续拉高。最后别忘了把tuser信号同步打拍，不然帧头对不齐。你手边有现成的仿真波形图吗？可以贴一部分上来让大家帮你看看握手逻辑有没有隐患。

关于排序网络选型，我建议你先想清楚面试官真正考察什么。手撕AXI4-Stream中值滤波，核心不是排序算法本身有多花哨，而是你能否在连续流式数据下把时序、资源和握手协议打通。全比较器36个比较器，组合逻辑深度大，在FPGA上容易跑不到高频，尤其当图像分辨率高、行时钟快时，时序收敛会很难受。流水线排序用三级比较树，每级只做两两比较并打拍，这样每级组合逻辑路径短，能轻松上200MHz以上。但要注意，流水线排序有固定延迟（比如3拍），你得在AXI4-Stream的tvalid和tready握手逻辑里把这延迟补偿掉，否则上游数据会断流导致丢帧。具体做法是：在窗口缓存模块里，用双缓冲寄存器组存两行像素，当前窗口处理时，下一组像素已经准备好，这样排序网络输出有效时，tvalid可以连续拉高，不需要等待。资源最省的关键其实是行缓存的设计，对于常见640×480图像，用SRL16实现两行延迟，几乎不占BRAM，只消耗几百个LUT；只有当图像宽度大于1024时，才考虑切BRAM。你目前是准备笔试手撕还是面试现场写代码？不同场景下代码框架的详细程度要求差别很大。

全比较器面积大但延迟低，流水线排序省资源但多几拍延迟。AXI4-Stream下保不丢帧的关键是window buffer要双缓冲，排序网络输出valid跟着tvalid一起拍过去。面试官一般更看重你懂不懂握手协议，不是排序网络本身。

我理解你纠结排序网络，其实面试官大概率不会让你在纸上把36个比较器全画出来。你只要说清楚两点就行：第一，用三级流水线比较树，每级输出都插寄存器，这样时序好、面积省；第二，AXI4-Stream的backpressure处理用双缓冲区域，当前窗口处理时下一组像素已经准备好，tvalid就能连续拉高。至于行缓存，先算图像宽度，小于512就用SRL，大了再切BRAM。别一上来就配BRAM，很多校招题里的宽度是640，SRL完全够用。你要是真想背代码框架，我建议你重点练练移位寄存器和握手状态机的写法，这两块才是面试翻车重灾区。

其实面试官看你写排序网络时，最在意的不是全比较器省还是流水线省，而是你有没有意识到行缓存才是资源大头。先算清楚图像宽度再决定SRL还是BRAM，排序网络随便选一种能讲通就行，省那点LUT不如把tuser对齐讲明白。

个人感觉你纠结排序网络有点过度了。3×3中值滤波在AXI4-Stream下真正吃资源的是两行缓存和握手补偿逻辑，排序网络本身占LUT比例很小。我建议你把重心放在窗口缓存的设计上：如果图像宽度小于512，直接用SRL实现两行延迟，几乎不占BRAM；宽度更大再切BRAM单端口模式，注意地址控制要跟tvalid同步。排序网络选三级流水线比较树就行，每级输出插寄存器，这样时序好收敛，backpressure处理也简单——valid和ready跟着流水线打拍过去，不会出现组合环路。最后别忘了把tuser信号同步打拍，否则帧头对不齐，面试官一追问你就被动了。你现在手头有具体图像分辨率吗？宽度不同，缓存方案差别还挺大的。