2026年FPGA校招，海思面试官让我手撕Verilog实现一个AXI4-Stream的实时视频拼接，多路输入同步和行缓存怎么设计才能不丢帧？

说实话，面试官问到这个深度，已经不是单纯考你Verilog语法了，而是看你对视频流水线整个数据流的理解。多路1080P输入同步，最核心的是要区分各路是同一个时钟域还是独立时钟域。如果是同源时钟，可以用一个fifo来吸收PLL锁定后的微小相位差，深度不用太大，16或者32就够。但如果是不同晶振产生的时钟，那就得每个通道配一个异步fifo，写侧用自己的pclk，读侧统一用输出侧的4K时钟。行缓存深度推导，关键在于你看的是逐行拼接还是隔行交错。最省资源的办法是只缓存一行，利用行有效信号做切换，但4路输入必须保证同一行数据同时到达，这就要靠fifo的almost full/empty配合帧同步信号做对齐。面试官追问缓存深度时，你可以反问他：输出是4K60帧，每行像素约3840，4路输入各自是1920，如果做左右各两路拼接，那缓存深度至少得覆盖最大延迟差，一般建议按两行来算，也就是38402个像素，再加fifo安全余量。丢帧的根本原因是写侧速率快于读侧或者fifo溢出，所以必须保证读侧带宽大于等于所有写侧带宽之和。你可以在fifo后面加一个行计数器，每读完一行就检查fifo水位，如果持续高水位就说明读侧不够快，这时候要么降输入帧率要么升输出时钟。顺便问一句，面试官有没有让你考虑彩色还是灰度？不同位宽对缓存位宽影响很大。

多路视频拼接这个场景，我当年在比赛里也踩过坑。先别急着写代码，把数据流图画清楚。4路1080P输入，输出4K，最简单的架构是两两拼接再两级拼接，或者直接一个mux轮询。但面试官真正想听的，我觉得是两点：一是你知不知道AXI4-Stream的TUSER信号可以用来传帧同步和行同步，二是你懂不懂背压处理。TUSER在视频应用中常被用来标记SOF和SOL，这样各路输入就能在同一个TREADY握手协议下对齐。同步机制上，不要用全局复位去对齐，那样会丢掉帧头信息。正确做法是：每个通道的异步fifo在检测到SOF后开始缓存，当所有通道都缓存到同一个SOF时，再统一释放读使能。这样即使各路时钟差几个纳秒，也能保证同一帧的同一行同时进入拼接逻辑。行缓存深度公式，我推导过：Depth = (max_latency_cycle + 1) input_pixels_per_line，其中max_latency_cycle是各路从SOF到fifo读出第一个像素的最大时钟周期差，这个值可以用仿真测，也可以按最坏情况取输出时钟域下输入行周期的1.5倍。实际工程中，我建议每路用一个双端口BRAM做行缓存，深度设2048（1080P一行1920，取2的幂），宽度按像素位宽来。丢帧的另一个常见原因是拼接逻辑的处理延迟导致fifo写指针追上读指针，解决方案是在fifo的读侧加一个阈值，当fifo深度小于某值时才允许读，否则等待。你可以跟面试官说，用Xilinx的FIFO Generator IP核，把almost empty阈值设成行缓存深度的1/4，基本就能防丢帧。另外，面试官问时钟不同频时，其实是想看你是否了解异步fifo的格雷码跨时钟域和空满判断。你可以主动提一下：写指针用格雷码同步到读时钟域，读指针同步到写时钟域，这样能避免亚稳态。行缓存深度推导公式最终可以写成：D = ceil( (W_in H_in FPS_in) / (W_out H_out FPS_out) ) 一个安全系数，但面试时直接说根据最大延迟差取两行缓存就够，不用搞太复杂。你后来有问过面试官他们实际项目里用的什么方案吗？

你这个题其实在竞赛里很常见，但面试官问法更刁——他真正想听的是你对背压和帧同步的理解。多路输入同步，最稳妥的做法不是用一个fifo收所有路，而是每路单独配一个异步fifo，写侧用自己的pclk，读侧统一用输出4K的时钟。关键点在于TUSER信号：一般用TUSER[0]标记SOF，TUSER[1]标记SOL。每个fifo检测到SOF后开始写，读侧等所有fifo的almost empty都拉低（说明都缓存了同一帧的数据），再统一拉高读使能。这样即使各路时钟差几个ppm，也能对齐。行缓存深度嘛，面试官追问时你可以反推：4路1080P每行1920像素，输出4K每行3840，如果你做左右各两路拼接，那每路输入只需要缓存一行，深度就是1920乘上一个裕量系数（比如1.2），因为要等最慢的那路读完。但如果你要做更复杂的交错拼接，就得缓存两行甚至更多。其实还有个替代做法：用DDR做帧级缓存，但面试官问的是行缓存，说明他想考你流水线延迟控制，别主动提DDR跑偏。你当时有没有解释清楚TUSER的用法？这个信号在视频流里特别重要，很多校招生都不注意。

说个你可能没想到的角度：面试官问缓存深度，其实是在考你对输出端反压的理解，而不是单纯算像素个数。你想想，4路1080P输入走AXI4-Stream，每路TREADY可能不连续，输出端如果接到下一级模块（比如显示控制器），TREADY也可能拉低。这时候如果不做背压吸收，行缓存就会溢出。我当年做过一个类似的拼接项目，踩坑之后总结了一套推导思路：先确定输入输出时钟比。假设输入四路都是148.5MHz（1080P60），输出4K60是594MHz，时钟比是1:4。但输入每路每行1920像素，输出每行3840像素，所以像素吞吐量是匹配的。缓存深度的下限取决于最大连续反压周期。比如输出端TREADY可能连续拉低10个时钟，那你至少得缓存10个像素。但实际设计中，更常见的瓶颈是帧同步对齐：四路输入到达时间可能差好几行（比如某路因为走线长延迟了半帧）。这时候行缓存不够用，就会丢帧。正确的做法是先做帧级同步：每个通道开一个深度为两帧的fifo（用外部DDR或者BRAM），检测到所有通道都收到同一帧的SOF后，才开始读取。这样行缓存只用来做同一帧内行对齐，深度只需要一行加上背压裕量。面试官如果追问具体数值，你可以说：假设背压最坏情况是32个时钟，那行缓存深度就是1920 + 32，再乘以像素位宽。但别忘了，实际面试时他更看重你的推导逻辑，而不是背数字。你提到'面经里没看到这种题'，其实是因为这种题考的是工程直觉，不是死记硬背。建议你回去把Xilinx的Video IP手册里关于TUSER和帧同步的部分啃一遍，尤其是'Video Timing Controller'那个章节，面试官大概率就是从那里找的灵感。

行缓存深度别想复杂了，就是一行像素加反压裕量。面试官追问时钟不同频，你就说每路配异步fifo，用TUSER的SOF做写使能，读侧等所有fifo都有数据再统一读。追问深度推导，直接说Depth = line_pixels + max_backpressure_cycles。别扯太多公式，他看你思路清不清晰而已。

其实面试官追问时钟不同频的时候，大部分人会条件反射说加异步FIFO，但光说这个不够。他真正想看的是你怎么在帧级别做对齐。4路1080P输入，哪怕标称都是148.5MHz，不同晶振出来的时钟长期会有几个ppm的漂移，几十帧之后帧头就可能错开一两行。这时候如果你只靠FIFO的almost empty判断读取时机，迟早会丢帧。正确的做法是每路单独一个异步FIFO，写侧用各自pclk，读侧统一用输出4K时钟，然后在读侧加一个帧同步状态机：每个FIFO的写侧在检测到TUSER的SOF脉冲后开始写，读侧等所有FIFO都检测到同一帧的SOF已经写入（通过读指针跨时钟域采样或同步计数器），才统一拉高读使能开始读第一行。这个同步窗口的宽度决定了行缓存深度——你至少得缓存从最早到达的那路SOF到最晚那路SOF之间的所有像素，外加一行像素本身。假设最坏情况下两路SOF相差一整行，那深度就是1920 + 1920乘以裕量。推导公式时别只给数字，要说出这个因果链：缓存深度取决于最大帧同步偏差，而帧同步偏差来源于时钟频差和复位时序的差异。另外还有个工程细节：FIFO的读侧最好用FWFT模式（First Word Fall Through），这样读使能拉高时数据已经出现在输出口，省掉一个时钟的读取延迟，对拼接对齐有好处。你面试时如果能画出TUSER时序图，标出SOF/SOL的位置，再把FIFO读使能控制的有限状态机画出来，面试官基本就不会再追问了。你现在的仿真环境用的是Vivado还是Questa？不同工具对异步FIFO的跨时钟域仿真精度有差异，跑时序的时候容易踩坑。

多路同步这块有个容易被忽略的点：面试官其实在考察你对AXI4-Stream TUSER信号规范的理解程度。视频拼接里TUSER一般低8位分别传帧同步、行同步、场同步，但很多人面试时只提SOF和SOL，没讲清楚怎么用TLAST和TKEEP配合做像素对齐。正确做法是每路FIFO写侧只缓存当前行的有效像素（通过TLAST判断行结束），读侧用TUSER的帧同步信号做全局触发——当所有通道的FIFO都缓存完同一帧的第一行时，才统一拉高读使能。缓存深度推导别只盯着像素数：因为帧同步偏差可能来自不同晶振的时钟漂移，深度下限应该是（最大帧同步偏差对应的像素数 + 一行像素数）乘以裕量系数1.2到1.5。面试时建议主动画一个四路FIFO读使能控制的波形图，标注出最早和最晚到达的SOF之间的时间差，这样比光说公式更有说服力。

面试官考你视频拼接，其实是在考你对AXI4-Stream握手协议里TREADY和TVALID背压打满时的处理。行缓存深度不用硬背公式，你就盯着输出端连续反压多少个时钟，再算一下这段时间输入进了多少像素，加个1.2倍裕量就行。时钟不同频就每路单独异步FIFO，读侧统一用输出时钟，靠TUSER帧同步信号做全局对齐。

你这个问题其实有个隐藏考点：面试官想知道你是否意识到多路视频拼接的真实瓶颈不是算力，而是数据完整性。4路1080P输入，时钟不同频时，即使每路单独配异步FIFO，如果读侧只用almost empty判断数据就绪，每帧的起始位置会慢慢漂移，几十帧后某路可能多读或少读一个像素，画面就裂了。正确做法是在每路FIFO的读侧加一个帧同步状态机：写侧用TUSER的SOF脉冲标记写入开始，读侧把所有FIFO的写指针同步到读时钟域，等所有指针都超过了同一帧的起始地址，再统一拉高读使能。行缓存深度推导我建议你从两个极端情况着手：一是四路SOF同时到达，深度只需一行像素加反压吸收；二是某路比最晚路早到一整帧，深度就得两行。实际产品中常见做法是缓存两行半，用TUSER[1]的行同步信号做行切换。面试官如果追问裕量系数怎么定，你就说取决于你的时钟漂移指标，比如25ppm晶振下每秒漂移25微秒，对应1080P60就是1.5个像素，直接取2个像素裕量。这题代码量其实不大，建议你手写一个简化版：四路输入各接一个深度为2048的异步FIFO，读侧状态机用四个同步好的almost empty信号做与逻辑，再输出一个拼接使能。你手头有Vivado环境吗？可以用Block Design搭个AXI4-Stream Switch验证一下这个思路。

海思这个题我当年实习时也遇到过类似的，面试官其实就是想听你怎么用TUSER信号做帧级同步。4路不同频时钟，最稳的做法是每路配异步FIFO，写侧用自己的pclk，读侧用输出4K的时钟。关键在TUSER的分配：一般TUSER[0]做SOF，TUSER[1]做SOL，每个FIFO检测到SOF后在写侧置一个标志位，读侧轮询所有标志位，全部为1时才启动当前帧的读取。行缓存深度我建议你记一个经验值：一行像素数乘1.25，因为要同时吸收SOF偏差和反压。面试官追问公式，你就说Depth = line_pixels + (max_sof_skew + max_backpressure) × clock_ratio，其中max_sof_skew取决于晶振ppm和帧周期。你面试时画个波形图，标出最早和最晚SOF的时间差，比光背公式有效多了。