2026年FPGA校招，手撕Verilog实现一个基于AXI4-Stream的实时中值滤波，3x3窗口排序网络怎么设计最省资源？

冒泡排序在软件里写起来顺手，但在FPGA里做3×3窗口排序，它的比较器复用率很低，而且数据依赖强，流水线不好做。你面试官嫌资源大，很可能是因为你直接用组合逻辑搭了9个数的全比较，这当然吃LUT。奇偶排序网络的核心思路是把比较器按固定的拓扑结构排好，分三级流水，每级固定几对数据同时比较，不需要像冒泡那样反复迭代。具体说，3×3窗口9个像素，先分成三组，每组三个数做第一级局部排序，得到三组的最大值、中值、最小值；第二级把这三组的中值取出来再排一次，得到三个数的中值就是全局中值；第三级其实只是重新拼接输出。这样总共只需要9个比较器，而且每一级之间用寄存器打拍，时序也干净。你可以去搜一下Batcher的奇偶归并网络论文，或者直接看《Sorting Networks》那本书的图，照着画拓扑就行。面试时别只背代码，把为什么冒泡在FPGA里不优、为什么奇偶网络省资源讲清楚，面试官会更认可。另外，AXI4-Stream接口的握手逻辑是独立的，你只要把排序模块的valid/ready处理好，像素数据用tdata传，窗口缓存用shift register做，别用BRAM硬存整帧。追问一句：你面试时是要求完全手写还是可以画框图讲思路？这个差别挺大的。

奇偶排序网络，9个比较器三级流水，比冒泡省一半左右LUT，还能跑更高频率。面试官要的不是最优解，是你知道为什么冒泡在FPGA里不好。直接画个三级比较拓扑图给他看，代码照着图写就行。

其实面试官最在意的不是你把排序网络设计得多完美，而是你有没有意识到排序网络和软件排序的根本区别——软件里比较次数越少越好，FPGA里比较器之间的连线长度和流水级数才是关键。你如果用双调排序，9个数需要约12个比较器，而且拓扑不对称，综合后布线可能更差。奇偶排序的拓扑是规整的，每级比较器位置固定，后端布局更容易收敛。建议你准备时先把冒泡、奇偶、双调三种网络的比较器数量和流水级数画张表，再配合一个简单的3×3中值滤波顶层模块（含shift register缓存和AXI-Stream握手），面试时直接对比讲。代码可以写得很简洁，核心就是三个always块对应三级比较，每级用generate循环生成比较器对。追问：你用的FPGA型号是什么？如果是7系列，LUT6结构对比较器拓扑有影响，奇偶排序的优势会更明显。

其实面试官嫌你冒泡资源大，根本原因不在排序算法本身，而在你对流水线的理解。冒泡排序在软件里是串行的，你直接把它翻译成组合逻辑——9个数据两两比较，比较器数量是O(n^2)，当然爆炸。奇偶排序网络之所以省资源，是因为它把比较器固定成一种规整的拓扑，9个数只需要9个比较器，分三级流水，每一级的比较对是预先算好的，不需要像冒泡那样动态交换。你可以在纸上画一下：第一级，把像素按索引分成三路，每路内部两两比较，得到三组局部最大值、中值、最小值；第二级，把三组的中值取出来再排一次，得到全局中值；第三级只是把结果打拍输出。这样写出来的代码用三个always块加generate循环就能搞定，非常清晰。建议你面试前自己用Vivado或Quartus跑一下综合，看LUT和FF的占用对比，面试时直接拿出数据说：冒泡要16个比较器，奇偶只要9个，而且频率能高30%。追问：你用的AXI-Stream接口，tvalid和tready的握手逻辑是自己写的还是用了Xilinx的fifo原语？那个握手逻辑处理不好，流水线会被卡住，排序网络再省也没用。

我来说点不一样的吧。很多人一看到省资源就只盯着比较器数量，但面试官真正想看你的是——你有没有想过为什么冒泡在FPGA里不好？不是比较器数量的问题，是数据依赖导致流水线无法打平。冒泡排序每一轮比较结果都要反馈给下一轮，这在FPGA里意味着你要等上一级算完才能开始下一级，要么你插很多寄存器打拍，要么你用组合逻辑做全比较，时序就崩了。奇偶排序网络不存在这个依赖，它每一级的比较对是固定的、独立的，所以你可以毫无压力地插入寄存器做流水线，频率直接拉高。而且3×3窗口排序有一个更省的办法：既然你只要中值，不需要全排序。你可以在第一级只求三个数的最大值、中值、最小值，第二级只对三个中值排序，这样9个比较器就够了，而且逻辑层数只有两级。但如果你用双调排序，虽然比较器数量差不多，但它的拓扑不对称，综合后布线会不均匀，导致关键路径更长。所以面试时你最好把奇偶排序和双调排序的拓扑图画出来，对比说明为什么奇偶排序更适合FPGA布局。另外提醒一点，面试官让你手撕代码，不一定要写出完整的排序网络，你只要把三级流水线的状态机或valid传递逻辑写清楚，排序部分用generate循环生成，他反而会觉得你懂工程实现。你现在的阶段是校招，建议你去GitHub找一个开源的axis中值滤波项目，把它的tb跑一遍，再自己改写成不同排序网络对比资源，面试时就能拿出真实数据。追问：你项目里用的像素位宽是8bit还是10bit？位宽会影响比较器尺寸，奇偶排序的优势在高位宽下更明显。

别纠结排序算法了，面试官其实就是想看你知不知道在FPGA里能不用比较器就不用，3×3窗口的中值滤波可以用直方图法，连排序都省了，但面试场景下你直接说奇偶排序网络三级流水就行，画个拓扑图比他听你讲代码快。追问：你用的是哪个厂家的工具？Vivado和Quartus对generate循环的支持不一样，写之前先确认一下。

面试官说你冒泡资源大，其实不是比较器数量的问题，而是你用了组合逻辑做全排序，9个数两两比较一次就用了36个比较器，LUT当然炸。换成奇偶排序网络，核心思路是把9个数分成三组，每组3个数先排一次，只要9个比较器就够了，还分三级流水，每一级之间打拍，时序也干净。你可以在纸上画个3×3的格子，标出每级比较对的位置，代码照着拓扑写就行，别自己硬编逻辑。追问：你面试的时候是现场写代码还是只讲思路？如果现场写，generate循环加always块是最快的，别手写一堆if-else。

冒泡排序在FPGA里吃资源，根本原因不是比较器多，是它每一轮比较的结果要反馈给下一轮，这种数据依赖导致你没办法做流水线。你要么用组合逻辑全部同时算，LUT堆到爆炸；要么插寄存器打拍，但冒泡的拓扑不规整，插完拍子你发现关键路径还是长。奇偶排序网络就没有这个依赖，它每一级的比较对是固定的、彼此独立的，你可以毫无压力地在每一级之间插寄存器，频率直接拉到两三百兆没问题。3×3窗口的话，我见过一个更省的办法：第一级对每行三个数做冒泡，但只求出每行的最大、中、最小；第二级只对三个中值做一次排序，然后取中间那个就是全局中值。这样一共只用9个比较器，而且逻辑层数只有两级。你面试的时候可以把这个图先画出来，比光讲奇偶排序网络更直观。不过要注意，这个方法对数据位宽敏感，如果是12bit以上的像素，比较器本身占的LUT就多，奇偶网络的分级流水反而能拉高频率。建议你自己在Vivado里跑一下两种方案，看LUT和FF的对比，面试官最吃这种带数据的东西。

你这个问题其实问到了FPGA数字图像处理面试里一个很经典的点：排序网络的选择。大部分人上来就写冒泡，是因为软件思维惯性——觉得比较次数少就是好算法。但在FPGA里，比较器是免费的，真正贵的是连线长度和流水级数。冒泡排序的拓扑是不规则的，综合后每个比较器的输入来自上一级的不同位置，导致布线不均匀，关键路径往往不是比较器本身的延迟，而是从寄存器到比较器的走线延迟。奇偶排序网络之所以被推荐，是因为它的拓扑是高度规整的：每一级的所有比较器都只连接相邻的两个数据，而且每一级的连接模式完全相同（只是配对偏移量不同）。这种规整性让后端布局布线非常舒服，综合器可以轻松把每级比较器摆在一起，走线长度可控，频率自然高。具体到3×3窗口，我建议你分三步准备：第一步，理解Batcher奇偶归并网络的基本原理，不要只看结论，要能画出9个数的三级比较拓扑图。第二步，用Verilog实现一个参数化的排序网络，数据位宽和窗口大小都做成parameter，这样面试官会觉得你有工程意识。第三步，对比资源消耗——冒泡排序如果纯组合逻辑实现9个数全排序，需要9!种比较路径，综合器会生成大量LUT；而奇偶网络只需要9个比较器，每个比较器对应一个2-input MUX加比较逻辑，LUT消耗大约只有冒泡的60%。你还可以提一句，如果窗口大小超过5×5，可以考虑用双调排序，但3×3这种小窗口奇偶网络是最优解。最后提醒一点：AXI4-Stream接口的握手逻辑不要写错，ready和valid的时序关系是面试官必看的，排序网络写得再好，握手逻辑崩了也白搭。你现在的开发板是哪个型号？如果是Xilinx 7系列，LUT6结构对比较器拓扑有影响，奇偶网络的优势会更明显。