2026年FPGA校招笔试题：手撕Verilog实现AXI4-Stream实时高斯滤波，3x3窗口边界像素怎么填充才能不丢帧？

边界像素填充的选择，其实核心不是在PSNR上纠结，而是看你的实时系统能不能容忍帧率抖动。复制填充对硬件来说最简单——你只需要在行缓冲两端各多存一行，把边界外的像素值直接用最边缘的像素值代替。这样做的好处是流水线深度固定，每帧处理时间完全一致，不会丢帧。零填充的话，如果你用的是AXI4-Stream的tvalid/tready握手，边界处会产生额外的等待周期，因为你需要判断当前像素是否在有效区域内，这可能导致帧尾出现气泡，严重时下一帧的tvalid提前被拉低，直接丢帧。我建议你用复制填充，行缓冲深度设成3行加2个像素的额外偏移量，总共3行加3个像素（因为3×3窗口需要三行同时有效）。具体实现时，用双口RAM做行缓冲，写地址循环0到1919，读地址当前行号减2（对第二行和第三行）。边界处把读使能拉低，用组合逻辑把边界外像素赋成最边上的像素值。这样流水线每时钟周期稳定输出一个像素，不会丢帧。另外，PSNR的差异其实不大，对1920×1080的典型内容，复制填充比零填充高大概0.5到1dB，但你实时系统更怕的是帧率不稳定。面试官问这道题，我猜他更想听你讲握手信号和行缓冲的时序配合，而不是单纯讨论填充算法。你准备的时候，最好把tlast、tuser（帧同步信号）的处理也带上，这样显得你有系统级思维。你目前是在准备哪家公司的笔试？不同公司对边界处理的要求权重不一样。

我理解你的纠结点，但面试官其实不希望你一上来就选填充方式，而是先画流水线架构。对1920×1080@60fps，像素时钟约148.5MHz，你的行缓冲必须用双端口BRAM，深度设成1920就够了，但读地址要能产生三个窗口行的指针。边界填充我建议用镜像填充（mirror padding），就是复制最边上的像素，但窗口移动到边界时，把同一行内的像素值对称复制到窗口另一侧。这样做PSNR比纯复制填充高0.2dB左右，而且硬件实现几乎没额外成本——你只需要在地址计算时做饱和减法。关键是把行缓冲的写使能跟tvalid同步，读使能用tready控制，这样流水线不会因为边界处理而停一拍。你可以在仿真里对比一下两种方案在纯色背景边缘的响应，就能明白为什么镜像填充更适合视频流。你目前手头有具体的仿真环境吗？比如Vivado还是Modelsim？不同工具对BRAM的写优先模式处理有点差异，会影响你的代码风格。

面试官想看的其实不是你选了哪种填充，而是你能不能把行缓冲的读写地址和valid/ready握手捋清楚。1920×1080@60fps，像素时钟大概148.5MHz，用双端口BRAM做行缓冲，深度设成1920，每个BRAM存一行。3×3窗口需要三行同时有效，所以至少三条行缓冲。边界像素用复制填充（也叫镜像填充）——当窗口滑到左边界时，把第0列的像素值复制到虚拟的第-1列，右边界同理。这样做对PSNR影响最小，而且硬件上只需要在地址计算时做饱和减法：读地址等于当前列号减1，如果列号是0，读地址就钳位到0。行缓冲的写使能跟tvalid同步，读使能用tready控制，这样流水线不会因为边界判断而插入气泡。真正容易丢帧的地方是行缓冲写满后下一行数据到达的瞬间——你得保证在读出行缓冲里最旧那行之前，新一行数据不会覆盖它。常见的做法是用一个3深的FIFO做行指针管理，或者用双口RAM加环形地址，每写完一行就把写指针加1，读指针滞后写指针2行。你可以在仿真里用纯色边缘图像测试，看看边界处有没有像素被吞掉。你目前是用Vivado还是Quartus？不同的BRAM配置会影响行缓冲的latency。

边界填充选复制填充，原因有两点：第一，零填充会让边界像素的权重突然变成0，卷积结果在画面边缘会产生一条暗边，PSNR掉得比复制填充多；第二，从握手时序看，零填充需要额外判断像素是否在有效区域内，这个判断逻辑如果在组合路径上，可能让tready信号产生毛刺或者setup违例，导致流水线断流。行缓冲深度设成1920，数量3条，用双端口BRAM，写地址循环0到1919，读地址根据当前窗口位置做饱和减。每条行缓冲的写使能接tvalid，读使能接tready，这样只要下游反压，读指针自动停，上游数据不会覆盖未读的行。你如果担心帧率抖动，可以在行缓冲输出端加一个FIFO做异步桥接，但一般148.5MHz下BRAM的读写延迟是固定的，不需要额外缓冲。你目前仿真跑的是单帧还是连续流？连续流下边界处的帧同步信号需要额外处理。

看到你还在纠结复制填充还是零填充，其实面试官更想听到的是你如何用行缓冲把边界判断的时序风险消化掉。我建议你从AXI4-Stream的握手信号入手：tvalid和tready必须严格按流水线设计，边界填充的地址计算如果在组合逻辑里引入饱和减法，可能会让tready出现毛刺。一个稳妥的做法是把行缓冲的读地址放在时序逻辑里算，用当前窗口位置减去1，当列号小于1时直接钳位到0，这样读使能不会因为边界判断而抖动。行缓冲深度设成1920 + 2就可以，多出来的两个位置用来缓存边界处的像素，但注意写指针要循环0到1919，读指针在边界处做饱和减。PSNR方面，复制填充比零填充大概高0.3dB，但更重要的是流水线深度固定，每帧处理时间一致，不会丢帧。你如果担心帧间隔抖动，可以在行缓冲输出端加一个深度为256的FIFO做异步桥接，这样下游反压时上游不会停。你目前是在用Vivado仿真还是Modelsim？不同工具对BRAM的读使能处理有细微差别，容易在边界处出问题。

这道题的陷阱其实不在填充方式本身，而在「实时」和「不丢帧」这两个约束条件上。很多校招生一上来就写零填充，因为代码最简洁——只需要在行缓冲输出端加一个if判断，当前像素位于边界内就输出卷积结果，否则置零。但问题在于，这个判断会引入一个额外的组合逻辑层级，如果像素时钟是148.5MHz，组合路径上的延迟可能导致tready信号无法在一个时钟周期内稳定，从而产生亚稳态或者setup违例。一旦tready出现毛刺，下游模块可能误判反压，导致行缓冲的写指针和读指针错位，最终丢帧。复制填充的硬件代价其实非常小：你只需要在行缓冲的读地址计算时做饱和减法，比如当前列号是0，读地址仍然取0，这样窗口左半部分的三列像素都是第0列的值。这个饱和减法可以用两级的组合逻辑实现，或者直接用BRAM的读地址寄存器来做时序控制，完全不会影响tready的建立时间。行缓冲深度方面，3条深度1920的BRAM就够，但为了处理边界处的帧同步信号，你需要在行缓冲前端加一个行计数器，当行号小于1或大于1079时，把对应行的读使能拉低，同时用组合逻辑把边界像素复制到窗口的虚拟列。PSNR的差异其实很小，零填充在纯色边缘会产生一条暗边，但复制填充会让边缘像素权重偏高，导致轻微锐化。如果你的应用场景是监控或者医疗图像，建议选复制填充；如果是消费级视频，零填充的硬件成本更低。你现在的仿真环境里，帧同步信号是通过tuser还是单独的vsync信号传递的？这个细节会影响你边界处理的具体实现。

边界填充用复制填充就行，别纠结PSNR那零点几分。关键是行缓冲深度——3×3窗口需要三行同时有效，深度设成1920就够了，但读地址要用饱和减法：窗口列号减1，如果减到负数就钳位到0。这样组合逻辑只有两级，148.5MHz下setup违例概率很低。零填充虽然代码少写两行，但边界处tvalid会多一个判断条件，万一综合后路径没优化好，帧尾那几个像素的tready可能抖动，下游模块一误判反压就丢帧。你仿真时注意看tready有没有毛刺就行。现在用的是什么工具链？Vivado的话可以直接看timing report的setup slack。

这道题面试官真正想考的不是你知不知道复制填充比零填充好，而是你对AXI4-Stream握手协议和行缓冲时序控制的工程理解。很多校招生上来就写饱和减法，但没想过tready信号的组合逻辑路径。假设你窗口列号cur_col是0到1919，读地址需要cur_col-1，你写assign rd_addr = (cur_col == 0) ? 0 : cur_col – 1; 这看起来没问题，但在148.5MHz下，这个三目运算符会引入两级多路选择器，加上BRAM读地址寄存器的建立时间，很可能setup违例。更稳妥的做法是把读地址放在时序逻辑里算：每个时钟上升沿先计算cur_col-1，如果结果小于0就寄存为0，这样读地址寄存器自己就做了钳位，组合逻辑只有一级减法器。行缓冲深度设1920没问题，但注意写指针是循环0到1919，读指针需要滞后写指针至少1个时钟，否则你读的是还没写入的旧数据。边界像素的PSNR影响其实很小——复制填充比零填充大概高0.3dB，但人眼在暗场景下能看出边缘的暗条。如果你追求极致画质，可以用镜像填充，但硬件代价是行缓冲两端各多存一行，读地址计算变成对称映射，组合逻辑更复杂。个人建议校招笔试写复制填充就够了，面试官更看重你解释时序风险的能力。你目前是在做仿真验证还是已经上板了？连续流下帧同步信号的跨时钟域处理也是常见考点。

我换个角度说——边界填充选哪种，取决于你允不允许帧间隔抖动。如果你做的是安防监控或医疗影像，每帧处理时间必须严格固定，那复制填充是唯一选择。因为零填充在边界处会多一个if判断，这个判断可能让卷积核的valid信号晚一个时钟拉高，导致帧尾多出一个气泡。气泡累积到一定程度，下一帧的tvalid可能被反压信号提前拉低，直接丢帧。行缓冲深度方面，1920是理论最小值，但工程上建议加到1924或1928，多出来的几个位置用来缓存边界处的像素。具体做法是行缓冲写地址仍然循环0到1919，但读地址在列号0和1919附近做饱和减，同时读使能信号用组合逻辑产生。这样即使边界处有气泡，行缓冲也能吸收。你问Verilog伪代码，其实核心就是三行代码：第一行是行缓冲写地址计数器，第二行是读地址饱和减法，第三行是卷积窗口的valid标志生成。注意valid标志必须跟tready握手，否则下游可能漏数据。你是在准备做笔试题还是已经拿到offer在实习了？如果是后者，建议直接用Xilinx的Video Processing Subsystem IP核，里面自带边界填充选项，省得自己调时序。

边界填充这事，面试官其实更想听你讲行缓冲的读写指针怎么配合tready做反压，而不是纠结复制还是零填充。复制填充对PSNR好零点几分，但零填充写代码快，只要你能保证帧尾的tvalid不因边界判断多出一拍气泡就行。你仿真先跑连续流，看看帧同步信号有没有毛刺吧。