2026年FPGA校招，手撕Verilog实现AXI4-Stream实时高斯滤波，3x3窗口边界像素怎么填充才不丢帧？

面试官提的镜像填充其实核心就一句话：让边界像素复用已读入的行缓冲数据，而不是额外去读。你的做法停流水线，是因为填充逻辑等数据到了才生成，这时候valid握手断了，后续像素就得等。正确做法是在行缓冲里预存两行加当前行，然后写一个边界判决器，当像素坐标x=0或y=0时，直接从缓冲里取对称位置的像素值，比如第一列取第二列的镜像。这个判决器跟主流水线是并行的，不额外占用时钟周期。行缓冲深度建议设成2image_width+3，因为要存上下两行和当前行。另外注意720p每行1280个像素，缓冲用DPRAM或者BRAM实现，读写地址要错开一拍。追问一句：你当前用的FPGA型号是什么？不同器件的BRAM块大小会影响你行缓冲的例化方式。

别光盯着填充逻辑本身，你得先想清楚AXI4-Stream的握手协议跟流水线停顿的关系。面试官说帧率会掉，本质是valid和ready的配合出了问题。你的填充逻辑如果是在tready=1之后才去读缓冲，那必然引入等待周期。换个思路：把行缓冲做成一个移位寄存器链，每来一个像素就推一波数据，边界处用多路选择器选通镜像位置的寄存器输出。这样填充逻辑就是纯组合逻辑，跟时钟沿无关，绝对不会卡流水线。伪代码思路大概是：reg [7:0] line_buf[0:2WIDTH+2]; 然后always @(posedge clk)里写移位赋值，边界判断用两个if：if(col==0) data_out = line_buf[1]; else if(col==WIDTH-1) data_out = line_buf[WIDTH-2]; else正常取中心。注意col计数从0到WIDTH-1，行缓冲深度得设成3行宽度再加2个冗余位，因为镜像复制会用到前后各一个像素。很多教程说用2行深度就够了，但实测720p边界处要处理col=0和col=WIDTH-1两个极端，留一个像素的余量更稳妥。另外提醒一下：面试官可能连续追问如何在不增加BRAM的情况下复用现有缓冲，这时候你得准备一个双端口RAM的读写调度方案。你目前手头有能跑的仿真环境吗？没有的话建议先用Vivado的IP integrator搭个简易测试，把行缓冲读写时序跟AXI-Stream的tkeep信号对齐。

面试官说帧率掉，本质是 valid 和 ready 的握手周期被你浪费了。你写边界复制填充，多半是检测到边界像素后才去算填充值，这时候如果 tready 没拉高，数据就得等一个周期，流水线就断了。正确做法是把填充逻辑做成纯组合逻辑，跟主流水线并行。行缓冲存两行加当前行，边界判断用坐标比较：col==0 时 data_out = line_buf[1]（取第二列镜像），col==WIDTH-1 时取倒数第二列。这个选择器是组合的，不占时钟。但注意一个坑：行缓冲的写地址要提前一拍，否则边界处读到的还是旧数据。建议先搭一个简单的 testbench，只测一行一列的边界波形，看 tready 是不是每个周期都拉高。另外 720p 每行 1280 像素，BRAM 例化时注意双端口读写时序，写地址比读地址晚一拍就行。你目前用的 Vivado 还是 Quartus？不同工具对 BRAM 的 write-first 模式实现有细微差别，可能会影响你这拍时序。

我给你拆一下这个问题的底层逻辑。面试官要的其实是流水线不被打断，也就是每拍都能输出一个像素，不管它是不是镜像填充出来的。你原来的做法，填充逻辑依赖已经读进来的数据再做镜像，这天然就引入了等待——因为数据到达后才能做判断，而判断完再输出，tready 可能已经错过了。换一种视角：把行缓冲看成一个能预读的环形队列。你存当前行和上下两行，深度设成 2WIDTH+3 就够了。每个时钟沿，新来的像素写入当前行缓冲，同时把旧数据往下一行推。边界处用组合逻辑从缓冲里取对称位置：比如 x=0 时取 x=1 的值，y=0 时取 y=1 行的值。这个取数不依赖 tready 状态，所以不会卡流水线。但要注意一个常见误解：有人以为行缓冲越大越好，其实 720p 场景下，3 行缓冲加 3 个寄存器做滑动窗口就够，多存反而浪费 BRAM 资源。另外 AXI4-Stream 的 tkeep 信号也要处理，如果像素是 8bit 灰度，tkeep 可以一直拉高，但如果是 RGB 三通道，每周期要传 24bit，边界填充时注意通道对齐。你写伪代码时，重点展示 always 块里只做移位和写操作，assign 做组合选择，这样面试官一眼就知道你理解了并行。追问一句：你目前熟悉 AXI4-Stream 的 tlast 信号怎么处理吗？如果行末不拉高 tlast，下游模块可能会跨行拼接数据，导致滤波结果错位。

你这个问题其实卡在了一个很经典的误区上：把边界填充当成了独立的处理阶段，而不是流水线的一部分。面试官说丢帧，本质是因为你写边界填充时，用了条件判断去等待数据到达再输出，这就在valid和ready的握手里插入了气泡。正确的做法是把行缓冲当作一个可以预读的滑动窗口，深度设成2WIDTH+3，存的是当前行和上下两行。每个时钟沿，新像素进来后，旧数据自动往下推一行。边界填充的逻辑完全用组合电路实现：比如当你处理第一列时，不等新数据，直接从行缓冲里取第二列的值作为镜像输出，这个选择器跟主流水线是并行的，零等待。关键是要注意写地址的时序——行缓冲的写地址要比读地址晚一拍，否则边界读到的还是上一帧的旧数据。你可以在testbench里单独测一行一列的边界波形，看tready是不是每个周期都拉高。另外720p每行1280像素，BRAM例化时建议用双端口模式，一个端口读一个端口写，读写地址相差1，这样不会冲突。还有个细节：行缓冲的深度别贪多，3行加3个寄存器做3×3窗口就够了，多存反而浪费BRAM资源。你目前用的是哪家FPGA？不同厂家的BRAM块大小会影响你例化时的位宽配置，比如Xilinx的BRAM可以配成9K或18K，深度1280的话用两个9K块拼起来比较省资源。

说个你可能没注意的点：你原来写边界复制填充，是不是在检测到边界像素后才去算填充值？这样天然就引入了一个等待周期，因为数据到了你才能做判断。镜像填充的核心是预读——行缓冲里提前存好上下两行和当前行，边界处的像素值在数据还没到的时候就已经从缓冲的对称位置组合输出了。具体做法：行缓冲深度2WIDTH+3，写地址比读地址晚一拍，边界判断用坐标比较，比如col==0时data_out = line_buf[1]，col==WIDTH-1时取line_buf[WIDTH-2]。这个选择器是纯组合逻辑，跟主流水线并行。另外注意720p每帧1280720像素，你的valid信号要保证每个时钟周期都拉高，tready才会持续接收，否则帧率还是会掉。你目前写代码时，行缓冲是用BRAM还是分布式寄存器？不同实现方式会影响读写时序的约束。

你这问题其实暴露了对AXI4-Stream握手信号的理解深度。面试官真正关心的不是填充算法本身，而是你清不清楚valid和ready的配合在流水线里有多脆弱。你原来的做法，检测到边界才去算填充值，这时候如果tready没拉高，数据就卡一拍，下一拍再输出，整个流水线就断开了。正确做法是把行缓冲当成一个移位寄存器链，深度设成2WIDTH+3，每个时钟沿新像素推进去，旧数据自动往下游推。边界判断完全用组合逻辑，比如col==0时直接从缓冲的第二格取值作为镜像输出，这个选择器跟主流水线是并行的，不占用时钟周期。另外注意，720p每行1280像素，BRAM例化时写地址要比读地址晚一拍，不然边界处会读到上一帧的旧数据。你可以先在testbench里单独测一行一列的边界波形，看tready是不是每个周期都拉高。还有个小坑：有人觉得行缓冲越大越好，其实3行加3个寄存器做滑动窗口就够，多存反而浪费BRAM资源。你目前用的FPGA是哪个系列的？不同器件的BRAM块大小会影响你行缓冲的例化方式，比如7系列和UltraScale的时序特性就不太一样。

镜像填充的核心就一句话：让边界像素从已读入的行缓冲里组合输出，不等新数据。实现时行缓冲深度2WIDTH+3，存上下两行加当前行。每个时钟沿新像素写入，旧数据自动往下推。边界判决器用坐标比较加多路选择器，纯组合逻辑，不占时钟周期。比如col==0时取line_buf[1]作为输出，col==WIDTH-1时取line_buf[WIDTH-2]。注意写地址比读地址晚一拍，否则读到的是旧数据。你可以先搭个小testbench验证一行一列的边界波形，看valid和ready是否每个周期都握手。另外，720p的场景下，BRAM例化时双端口读写时序要仔细调，别让综合工具给你插了多余的寄存器导致流水线多一拍延迟。你目前写代码是用always块直接例化行缓冲还是用IP核？不同方式对时序约束的影响挺大的，可以试试看Xilinx的原语例化，时序更可控。

你提到面试官说帧率会掉，那多半是你写填充逻辑时用了条件判断去等数据，导致valid握手断了。镜像填充的核心就是把边界像素从已读入的行缓冲里预取出来，判断器和主流水线并行，这样就不会产生气泡。你试试写一个边界判断的组合逻辑，根据坐标直接选通缓冲里的对称位置输出。

其实面试官考你的不是滤波器系数怎么算，而是AXI4-Stream下流水线能不能每个周期都输出一个有效像素。你原来的做法，检测到边界才去读缓冲，这时候如果tready没拉高，数据就得等一拍，整条流水线就断开了。镜像填充说白了就是让行缓冲变成一个滑动窗口，深度设成2WIDTH+3，存当前行和上下两行。每个时钟沿新像素写进来，旧数据自动往下推，边界处用组合逻辑从缓冲里取对称位置的值，比如col==0时直接取line_buf[1]作为输出。这个选择器跟主流水线是并行的，不额外占时钟周期。但有一个小坑：行缓冲的写地址要比读地址晚一拍，否则边界处会读到上一帧的旧数据。建议你先跑个小testbench，只测一行一列的边界波形，看tready是不是每个周期都拉高。另外720p每行1280像素，如果FPGA型号比较老，BRAM块大小可能不够一次例化整行缓冲，得拆成多个小BRAM拼接，这时候时序约束要仔细调。你目前用的哪家开发板？不同厂商的BRAM读写时序差挺多的，如果方便的话可以说说具体型号，我帮你看看例化方式。